[发明专利]一种半导体器件及其制作方法、电子装置

说明书

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。

背景技术

随着半导体技术的发展，集成电路尤其是超大规模集成电路中的主要器件金属-氧化物-半导体场效应晶体管(简称MOSFET)的几何尺寸一直在不断缩小，半导体器件的特征尺寸已经缩小到纳米级别。半导体器件在这种特征尺寸下，传统平面制作半导体器件的方法无法适用了。于是人们提出了各种新型的半导体器件结构，其中鳍式场效应晶体管(FinFET)是用于22nm及以下工艺节点的先进半导体器件结构，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应。

对于FinFET器件，由于鳍片尺寸较小，如果直接在鳍片上形成源极和漏极，则会由于源极和漏极尺寸太小，后续难以形成接触孔或容易导致接触孔连接不良，为此人们提出在鳍片上采用外延工艺来生长形成面积较大的源漏极，但是目前这种方法存在外延薄膜不易生长成较大面积的问题，从而不能很好地获得满足要求的源漏极，而且随着器件尺寸的不断缩小，这一问题越来越明显。

因此，有必要提出一种新的制作方法，以解决上述存在的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提出一种半导体器件的制作方法，可以在FinFET器件中形成接触面积较大的源漏极。

本发明一方面提供一种半导体器件的制作方法，其包括下述步骤：提供半导体衬底，在所述半导体衬底上待形成源极和漏极的区域通过外延法形成第一外延层；在所述第一外延层上通过外延法形成第二外延层，以形成源极和漏极。

优选地，所述第一外延层与所述半导体衬底晶格匹配，所述第二外延层具有高应力。

优选地，所述第一外延层为SiSn外延层或SiP外延层。

优选地，所述第二外延层为SiGe外延层、SiGeSn外延层或SiC外延层。

优选地，还包括下述步骤：在所述半导体衬底上形成鳍片，在所述鳍片上形成栅极结构；在所述栅极结构两侧形成所述源极和漏极。

优选地，还包括下述步骤：去除所述栅极结构两侧的鳍片以露出所述鳍片下方的半导体衬底；在所述露出的半导体衬底上形成所述源极和漏极。

优选地，还包括下述步骤：对所述源极和漏极执行离子注入。

优选地，所述注入离子为C、N或F。

本发明提出的半导体器件的制作方法，首先采用与衬底晶格匹配度更高的材料形成第一外延层，以作为种子层，然后在第一外延层上形成应力较高的第二外延层，以最终形成源漏极，这样利于外延层的生长，可以形成接触面积较大的源极和漏极。

本发明另一方面提供一种采用上述方法制作的半导体器件，该半导体器件包括：半导体衬底，在所述半导体衬底上形成有栅极以及位于所述栅极两侧的源极和漏极，其中所述源极和漏极包括第一外延层和第二外延层，所述第一外延层与所述半导体衬底晶格匹配，所述第二外延层具有高应力。

示例性地，所述第一外延层为SiSn外延层或SiP外延层。

示例性地，所述第二外延层为SiGe外延层、SiGeSn外延层或SiC外延层。

本发明提出的半导体器件，可以形成接触面积较大的源漏极，因而接触性能良好，此外可以更有效地抑制短沟道效应，并具有更好地器件性能。

本发明再一方面提供一种电子装置，其包括如上所述的半导体器件以及与所述半导体器件相连接的电子组件。

本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出了根据本发明一实施方式的半导体器件的制作方法的步骤流程图；

图2A～图2E示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的示意性俯视图；

图3A～图3E示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的示意性剖面图；

图4A和图4B分别示出了根据本发明一实施方式的半导体器件的示意性俯视图和剖视图；

图5示出了根据本发明一实施方式的电子装置的示意图。