[发明专利]保护电路和集成电路

说明书

一种保护电路和集成电路，所述保护电路包括：释放通路，适于进行静电释放，所述释放通路包括：电熔丝；控制单元，适于在所述释放通路完成静电释放之后熔断所述电熔丝。本发明的电熔丝未熔断之前，释放通路可以正常进行静电释放以保护晶圆(或芯片)。静电释放完成后，控制单元熔断电熔丝，使得释放通路断开与晶圆(或芯片)的连接关系，避免引入寄生电容和寄生电阻，从而克服了信号的传输延迟。

技术领域

本发明涉及电路领域，尤其涉及一种保护电路和集成电路。

背景技术

硅通孔(Through Silicon Via,TSV)技术广泛的应用于三维集成电路(3D-IC)中。制造三维集成电路时，将包含硅通孔的晶圆(或芯片)减薄，然后将减薄的晶圆(或芯片)与其他晶圆(或芯片)粘合(bond)。

晶圆(或芯片)减薄的过程中，机械摩擦使晶圆(或芯片)的顶层芯片产生静电充电，电荷存储在顶层芯片中。当减薄的晶圆(或芯片)与其他晶圆(或芯片)粘合后，顶层芯片中的电荷通过硅通孔释放到底层芯片，产生静电释放(Electro-Static Discharge,ESD)。尽管静电释放的过程非常短暂，大概50ps，但是尖峰电压却很高，这会损坏与硅通孔连接的晶体管。

为了避免静电释放带来的损坏，通常为每个硅通孔设置一个ESD保护电路。如图1所示，现有ESD保护电路包括：电阻R，二极管D和双极结型晶体管T。电阻R的第一端连接二极管D的负极和双极结型晶体管T的发射极。二极管D的阳极和双极结型晶体管T的集电极均连接低压电线VSS。所述低压电线VSS可以为接地线。双极结型晶体管T的基极适于接收电源电压VDD。其中，双极结型晶体管T可以实现对正电的静电释放，二极管D可以实现对负电的静电释放。

所述ESD保护电路可以制作在包含硅通孔的第一晶圆上，也可以制作在与所述第一晶圆粘合的第二晶圆上。第二晶圆与减薄的第一晶圆粘合后，电阻R的第一端与第二晶圆的内部电路连接，电阻R的第二端与第一晶圆的硅通孔连接。存储在第一晶圆上的静电电荷通过ESD保护电路释放到低压电线VSS上，从而避免对第二晶圆上内部电路的损坏。当然，现有技术还存在其他结构的ESD保护电路，例如公开号为US9019668B2的美国专利文献。

现有ESD保护电路虽然解决了静电释放带来的问题，但是却引入了传输延迟的问题。

发明内容

本发明解决的问题是：现有硅通孔的ESD保护电路会引起传输延迟。

为解决上述问题，本发明提供一种保护电路，包括：释放通路和控制单元。释放通路适于进行静电释放，所述释放通路包括：电熔丝。所述控制单元适于在所述释放通路完成静电释放之后熔断所述电熔丝。

本发明提供一种集成电路，包括：第一晶圆和上述保护电路。所述第一晶圆具有硅通孔，所述保护电路的释放通路连接所述硅通孔。

与现有技术相比，本发明的技术方案在电熔丝未熔断之前，释放通路可以正常进行静电释放以保护晶圆(或芯片)。静电释放完成后，控制单元熔断电熔丝，使得释放通路断开与晶圆(或芯片)的连接关系，避免引入寄生电容和寄生电阻，从而克服了信号的传输延迟。

附图说明

图1是一种现有ESD保护电路结构示意图；

图2-图6是本发明实施例的保护电路结构示意图。

具体实施方式

本申请发明人通过研究发现，ESD保护电路自身的寄生电容和寄生电阻引起了信号传输延迟，尤其是硅通孔的数量远大于输入输出(I/O)引脚的数量时。研究表明，最小的ESD保护电路会增加44％的传输延迟，而最大的ESD保护电路会增加68％的信号延迟。