[发明专利]时间数字系统以及频率合成器

说明书

本发明提供一种时间数字系统和频率合成器。该时间数字系统用于接收参考时钟信号和可变时钟，可变时钟的频率高于参考时钟信号的频率，该时间数字系统包括：补充电路，用于生成延迟参考时钟信号，以及生成在延迟参考时钟信号的转变之前的响应于可变时钟的至少一个脉冲，延迟参考时钟信号是根据参考时钟信号和响应于可变时钟的转变而确定的延迟控制信号生成；以及耦接至补充电路的时间数字转换器(TDC)，接收延迟参考时钟信号和所述响应于可变时钟的至少一个脉冲，并生成TDC信号。本发明的时间数字系统以及频率合成器，能够使得TDC的动态范围变得更加灵活，提高TDC的线性和转换速度，减少TDC噪音和功耗并使得TDC架构更简单。

技术领域

本发明涉及时间数字(time-to-digital)系统和相关的频率合成器(frequencysynthesizer)，更具体的，涉及能够减少硬件的复杂度、降低功耗、抑制电源干扰、减少布局面积和增强线性度等的时间数字系统和相关频率合成器。

背景技术

现代通信系统的核心技术是频率(和/或时钟)合成，锁相环(phase-locked loop,PLL)已经广泛应用于频率合成中。PLL基本上是自校正的控制系统，其中一个信号追踪另一个信号。例如，PLL能够通过反馈使得压控振荡器(voltage-controlled oscillator,VCO)的频率与参考时钟信号(reference clock signal,FREF)同步。PLL生成的输出时钟的频率和相位非常稳定。最近，数字通信系统中已经实现并采用了数字锁相环(digital PLL,DPLL)。

许多DPLL依赖时间数字转换器(time-to-digital converter,TDC)执行相位检测。一般来说，TDC将两个输入信号(即，参考时钟信号FREF和可变时钟(variable clock,CKV))之间的时间差进行量化，并因此产生差异信号。基本上，检测结果和TDC的输出可以决定数控振荡器(digitally controlled oscillator，DCO)的调整。因此，TDC是DPLL中关键组件，确保TDC的线性、精度和分辨率成为一个重要的问题。

发明内容

有鉴于此，本发明提供一种时间数字系统以及频率合成器以解决上述问题。

根据至少一个实施方式，提供了一种时间数字系统，用于接收参考时钟信号和可变时钟，其中所述可变时钟的频率高于所述参考时钟信号的频率，所述时间数字系统包括：补充电路，用于生成延迟参考时钟信号，以及生成在所述延迟参考时钟信号的转变之前的响应于所述可变时钟的至少一个脉冲，其中所述延迟参考时钟信号根据所述参考时钟信号和响应于所述可变时钟的转变而确定的延迟控制信号生成；以及时间数字转换器TDC，耦接至所述补充电路，接收所述延迟参考时钟信号和所述响应于所述可变时钟的至少一个脉冲，并相应的生成TDC信号。

根据至少一个实施方式，提供了一种频率合成器，包括：补充电路，用于接收参考时钟信号和可变时钟，生成延迟参考时钟信号，以及生成在所述延迟参考时钟信号的转变之前的响应于所述可变时钟的至少一个脉冲，其中所述延迟参考时钟信号根据所述参考时钟信号和响应于所述可变时钟的转变而确定的延迟控制信号生成，其中所述可变时钟的频率高于所述参考时钟信号的频率；以及时间数字转换器TDC，耦接至所述补充电路，接收所述延迟参考时钟信号和所述响应于所述可变时钟的至少一个脉冲，并相应的生成TDC信号。

本发明的时间数字系统以及频率合成器，能够使得TDC的动态范围变得更加灵活，提高TDC的线性和转换速度，减少TDC噪音和功耗并使得TDC架构更简单。

在阅读各个附图中例示的优选实施例的如下详细描述之后，本发明的这些和其他目的对本领域技术人员来说无疑将变得显而易见。

附图说明

图1是例示TDC的示意图。

图2例示了参考时钟信号FREF的上升沿和可变时钟CKV的上升沿之间的时间差的示意图。