[发明专利]一种处理器以及处理器内置存储器的控制方法

说明书

本发明公开了一种处理器以及处理器内置存储器的控制方法，该处理器包括内置存储器、至少一个相位可移动的时钟驱动电路；内置存储器包括一个存储器群，存储器群包括至少一个存储器模块，各个存储器模块之间并行连接，存储器模块由相位可移动的时钟驱动电路驱动。在控制方法中，处理器内置存储器采用一个相位可变(相位移动)的时钟驱动，处理器通过移动驱动时钟的相位或选择不同相位的时钟来控制存储器的读写，以达到存储器可以和系统内不同时钟区间(clock domain)的功能块之间进行快速的数据交换。本发明既可以使存储器工作在比较低的时钟频率以降低存储器的功耗，又可以使存储器能和不同的时钟空间的功能块实现快速的数据交换避免等待周期。

技术领域

本发明涉及一种处理器以及处理器内置存储器的控制方法，具体涉及采用可变相位时钟驱动电路驱动处理器内置存储器的控制方法，属于集成电路技术领域。

背景技术

随着半导体工艺的发展及逻辑电路设计优化方法的发展(比如采用多级流水线结构)，一个处理器或一个集成电路芯片如专用芯片(ASIC)或片上系统芯片(SoC)中的数据处理和运算单元的运行速度提高的很快，而其内置存储器的速度的提高往往落后运算单元的速度的提高，因此存储器的速度就成为提高整个处理器运算速度的瓶颈。

为了解决高速运算单元及低速存储器之间数据交换的矛盾，通常的解决方法有如下两种：(1)提高存储器的速度，即采用增大存储器件的尺寸，加大存储器读写电路的驱动电流等方法使存储器的读写速度提高，但是这样不仅会增加存储器的功耗而且速度的提高也是有限的；(2)在系统设计中采用多时钟区间方法，即存储器的驱动时钟频率是运算单元的时钟频率的1/2、1/3或更低，这种方法会造成运算单元需要等待1个、2个或更多的时钟周期才能对存储器进行一次读写操作如图1和图2所示(图2中驱动存储器的时钟频率是驱动运算单元的时钟频率的1/2)。

如何能发现一种存储器的控制方法使其既能提高处理器芯片对内置存储器的读写速度要求而又能降低功耗已经成了当前设计高速低功耗处理器的重要课题。

发明内容

本发明所要解决的技术问题是：提供一种处理器以及处理器内置存储器的控制方法，通过改变驱动存储器的时钟的相位来动态调节和自适应与处理器内运算/控制单元进行零等待周期的数据交换，实现高速低功耗的数据交换目的。

本发明为解决上述技术问题采用以下技术方案：

一种处理器，设有内置存储器，该处理器还包括至少一个相位可移动的时钟驱动电路；所述内置存储器包括一个存储器群，存储器群包括至少一个存储器模块，各个存储器模块之间并行连接，存储器模块由相位可移动的时钟驱动电路驱动，且相位可移动的时钟驱动电路的频率低于处理器时钟频率。

作为本发明处理器的一种优选方案，所述处理器还包括运算/控制单元，所述运算/控制单元与内置存储器之间连接有地址解码、存储器模块选择以及读写控制的逻辑电路，用于对存储器读写的数据流向进行控制。

作为本发明处理器的一种优选方案，所述处理器对当前读写的存储器模块输送相应的时钟，并对当前未选中的存储器模块进行时钟停止操作控制。

一种处理器内置存储器的控制方法，该控制方法是当运算/控制单元向存储器模块发出读或写的信号时，同时，控制相位可移动的时钟驱动电路的相位进行移动，给存储器模块产生一个时钟脉冲，相位可移动的时钟驱动电路的相位移动的同时，驱动存储器模块接受运算/控制单元所发出的信号进行相应的操作，使存储器模块与运算/控制单元之间进行零等待周期的数据交换。

作为本发明控制方法的一种优选方案，所述相位可移动的时钟驱动电路采用PLL或者时钟选择电路实现。

作为本发明控制方法的一种优选方案，所述内置存储器用于处理器或专用芯片ASIC或片上系统SoC或者需要采用内置存储器的芯片。

本发明采用以上技术方案与现有技术相比，具有以下技术效果：