[发明专利]一种改进的存储器系统及方法

说明书

本发明公开了一种改进的存储器系统及方法，包括成矩阵分布、相互并联的多个存储器模块，每个存储器模块的数据线各通过一个数据锁存器连接显卡数字接口，接收数据信号，每个存储器模块的地址线分别连接二进制计数器的地址输出端，二进制计数器的CLR端接收显卡数字接口的场同步信号，CLK端接收显卡数字接口的点时钟信号；二进制计数器为各个存储器模块分配不同的总线地址，所述二进制计数器的AB₁、AB₀连接译码器的输入端，译码器的输出端输出选择各数据锁存器的选通信号，以将数据信号轮流循环的依次输入各存储器模块进行存储。

技术领域

本发明涉及一种改进的存储器系统及方法。

背景技术

为接收显卡发出的VGA数字信号，存储器的读写速度必须高于VGA信号的传输速度，否则，存储器无法正确存储。假设VGA的分辨率为1024×768，场频为60Hz，那么其点时钟的频率至少为1024×768×60Hz＝47185920Hz，其读写周期约为21.2ns，当然可以使用20ns甚至更快的存储器，但是价格比较高，而常用的价格便宜的静态存储器如62256等的读写周期最快只能达到70ns，不能满足点时钟及红绿蓝数字信号的速度。

发明内容

本发明为了解决上述问题，提出了一种改进的存储器系统及方法，本发明能够利用价格便宜的静态存储器实现高速度的接收与存储数据。

为了实现上述目的，本发明采用如下技术方案：

一种改进的存储器系统，包括成矩阵分布、相互并联的多个存储器模块，每个存储器模块的数据线各通过一个数据锁存器连接显卡数字接口，接收数据信号，每个存储器模块的地址线分别连接二进制计数器的地址输出端，所述二进制计数器的CLR端接收显卡数字接口的场同步信号，CLK端接收显卡数字接口的点时钟信号；

所述二进制计数器为各个存储器模块分配不同的总线地址，所述二进制计数器的AB₁、AB₀连接译码器的输入端，译码器的输出端输出选择各数据锁存器的选通信号，以将数据信号轮流循环的依次输入各存储器模块进行存储。

优选的，所述二进制计数器的CLR端还连接有D触发器的CLK端，D触发器的输出端连接各个存储器模块的读/写控制端。

优选的，所述数据锁存器上设有保存时间周期，且该保存时间周期与存储器模块的写入时间相配合。

优选的，存储器模块的数目为m个，m＞1，且m为整数，且m的数目满足：第一个存储器模块与第m个存储器模块数据的时间间隔大于所述存储器模块的写周期。

优选的，当场同步信号有效时，D触发器的输出结果翻转一次，改变所述存储器模块的读写状态。

优选的，所述点时钟信号经过一个周期，二进制计数器的输出结果加1，当场同步信号有效时，二进制计数器的计数结果清零。

优选的，所述存储器系统连接有读取电路。

基于上述系统的数据存储方法，接收的第n次、第n+1次、第n+2次……第n+m-1次数据分别依次存于第一存储器模块、第二存储器模块、第三存储器模块……第m存储器模块，第n+m次数据存储至第一存储器模块，依次轮流进行数据存储并循环。

本发明的有益效果为：

使对存储器系统写入数据的速度提高到存储器芯片写入速度的4倍，用读写周期70ns静态存储器可以接收到分辨率为1024×768的VGA数字信号。

附图说明

图1为本发明的存储器系统的工作原理图；

图2为本发明的存储器系统中存储数据的位置图；

图3为本发明的实施例存储器(62256)系统的工作原理图。