[发明专利]用于抑制读取干扰的非易失性存储器件

权利要求书

1.一种非易失性存储器件，包括：

非易失性存储单元，耦接在位线与接地端子之间，并且包括第一PMOS晶体管和第二PMOS晶体管；

感测电路，包括第三PMOS晶体管和第一NMOS晶体管，其中，第三PMOS晶体管的栅极和第一NMOS晶体管的栅极耦接至感测输入线，第三PMOS晶体管的漏极和第一NMOS晶体管的漏极耦接至感测输出线，以及第一NMOS晶体管的源极耦接至接地端子；

第一开关部分，包括第四PMOS晶体管，所述第四PMOS晶体管具有被施加第一使能信号的栅极、耦接至电源电压线的源极以及耦接至第三PMOS晶体管的源极的漏极感测输出接地部分，包括第二NMOS晶体管，所述第二NMOS晶体管具有被施加第二使能信号的栅极、耦接至感测输出线的漏极以及耦接至接地端子的源极；

电阻式负载/第二开关部分，包括第五PMOS晶体管，所述第五PMOS晶体管具有被施加第三使能信号的栅极、耦接至电源电压线的源极以及耦接至位线的漏极；

位线接地部分，包括第三NMOS晶体管，所述第三NMOS晶体管具有被施加第四使能信号的栅极、耦接至位线的漏极以及耦接至接地端子的源极；以及

使能信号发生器，接收感测放大器使能信号和来自感测输出线的感测输出信号，以及产生第一使能信号到第四使能信号，

其中，使能信号发生器被配置成：如果感测输出线的感测输出信号从高电平改变为低电平，则使能信号发生器顺序供应高电平的第一使能信号到第四使能信号。

2.如权利要求1所述的非易失性存储器件，其中，所述第一PMOS晶体管具有浮置栅、源极和耦接到接地端子的漏极，以及

所述第二PMOS晶体管具有耦接至选择使能信号线的栅极、耦接至位线的源极、以及耦接至第一PMOS晶体管的源极的漏极。

3.如权利要求1所述的非易失性存储器件，其中，所述使能信号发生器包括：

第一反相器，被施加感测输出信号；

第一与非门，被施加来自第一反相器的输出信号和感测放大器使能信号；

第二反相器，被施加第一与非门的输出信号，以及输出第一使能信号；

第二与非门，被施加第二反相器的输出信号和感测放大器使能信号；

第三反相器，被施加第二与非门的输出信号，以及输出第二使能信号；

第三与非门，被施加第二与非门的输出信号和感测放大器使能信号，以及输出第三使能信号；

第四反相器，被施加第三与非门的输出信号；以及

第五反相器，被施加第四反相器的输出信号，以及输出第四使能信号。

4.如权利要求1所述的非易失性存储器件，

其中，高电平的所述感测输出信号和低电平的感测放大器使能信号在非易失性存储单元的读取操作之前被分别施加给第一反相器和第一与非门，以及

其中，高电平的感测放大器使能信号在非易失性存储单元的读取操作开始之后被施加给第一与非门。

5.如权利要求4所述的非易失性存储器件，其中，使能信号发生器被配置成：在非易失性存储单元的读取操作之前，顺序供应低电平的第一使能信号、低电平的第二使能信号、高电平的第三使能信号和高电平的第四使能信号。

6.如权利要求5所述的非易失性存储器件，其中，使能信号发生器被配置成：在开始非易失性存储单元的读取操作以后，顺序供应低电平的第一使能信号到第四使能信号。