[发明专利]用于抑制读取干扰的非易失性存储器件

说明书

一种非易失性存储器件包括非易失性存储单元；感测电路，耦接在耦接至非易失性存储单元的位线的感测输入线和感测输出线之间；感测输出接地部分，如果感测电路的输出信号具有低电平，则所述感测输出接地部分将感测电路的输出信号固定在低电平；以及位线接地部分，如果感测电路的输出信号固定在低电平，则所述位线接地部分将位线电压固定在接地电压。

相关申请的交叉引用

本申请要求2016年4月11日提交的申请号为10-2016-0044100的韩国申请的优先权，其通过引用整体合并于此。

技术领域

本公开的各种实施例涉及一种半导体存储器件，以及更具体地，涉及一种用于抑制读取干扰的非易失性存储器件。

背景技术

半导体存储器件根据其数据易失性通常分为随机存取存储(RAM)器件和只读存储(ROM)器件。RAM器件是在RAM器件的电源中断时丢失储存的数据的易失性器件。与此相反，ROM器件在ROM器件的电源中断时保留储存的数据。ROM器件根据数据输入方法(即，数据编程方法)也可以分为可编程ROM(PROM)器件和掩模型ROM器件。PROM器件可以在未被编程的情况下制造和销售，并且可以在PROM器件制造以后由消费者(例如，用户)直接编程。掩模型ROM器件在其制造过程中可以使用注入掩模来编程，所述注入掩模基于用户要求的数据来制造。PROM器件可以包括一次PROM(OTPROM)器件、可擦除PROM(EPROM)器件和电可擦除PROM(EEPROM)器件。一旦OTPROM器件被编程，则OTPROM器件的编程数据不能被改变。

非易失性存储器件(例如，OTPROM器件)采用NMOS晶体管或PMOS晶体管作为单元晶体管。如果PMOS晶体管被用作非易失性存储器件的单元晶体管，则PMOS晶体管可以具有关断状态作为初始状态，以及可以具有导通状态作为编程状态。PMOS晶体管的读取操作可以通过感测连接至从PMOS晶体管中选中的任意一个PMOS晶体管的位线的电压水平来执行。在此情况下，位线的电压水平可以通过耦接在电源电压线和位线之间的负载电阻器的电阻和选中的PMOS晶体管的等效电阻的电阻比来确定。

发明内容

各种实施例针对一种用于抑制读取干扰的非易失性存储器件。

根据实施例的非易失性存储器件包括非易失性存储单元；感测电路，设置在耦接至非易失性存储单元的位线的感测输入线和感测输出线之间；感测输出接地部分，在感测电路的输出信号具有低电平时，所述感测输出接地部分将感测电路的输出信号固定在低电平；以及位线接地部分，在感测电路的输出信号固定在低电平时，所述位线接地部分将位线电压固定在接地电压。

附图说明

根据附图和所附详细描述，本发明构思的各种实施例将变得更加明显，其中：

图1是图示常规非易失性存储器件的示例的电路图。

图2是图示常规非易失性存储器件的另一示例的电路图。

图3是图示根据本公开的一个实施例的非易失性存储器件的电路图。

图4是图示根据本公开的一个实施例在非易失性存储器件中采用的使能信号发生器的电路图。

图5是图示在读取操作之前，图3的非易失性存储器件中采用的使能信号发生器的操作的电路图。

图6是图示在读取操作之前，图3的非易失性存储器件的状态的电路图。

图7是图示在开始单元晶体管的读取操作以后，在图3的非易失性存储器件中采用的使能信号发生器的操作的电路图。

图8是图示在开始被编程的单元晶体管的读取操作以后，图3的非易失性存储器件的读取操作的电路图。

图9是图示在开始具有初始状态的单元晶体管的读取操作以后，图3的非易失性存储器件的读取操作的电路图。