[发明专利]使用应力缓冲器封装集成电路装置的方法

说明书

技术领域

本发明大体上涉及集成电路装置封装，且更具体来说，涉及使用应力缓冲器封装集成电路装置。

背景技术

现今，多种集成电路装置以低成本封装方法来封装，其通常包括包封在塑料包封物中的半导体管芯。由于集成电路装置变得越来越精密，通常伴随有低成本封装的一些电路可对热-机械应力敏感。例如，敏感的模拟电路可需要诸如+/-0.1mV的电压容限，但封装应力会引起敏感电路超过所需的电压容限，具有诸如+/-5mV的性能。减少应力对敏感电路的影响的一种方式是添加制造过程的步骤，诸如在晶片级，在使用包封物包封处于晶片形式时的半导体管芯之前，在敏感电路正上方涂覆经图案化的介电材料。然而，添加到制造过程中的额外步骤可显著影响集成电路装置的整体复杂度和成本。所需的是一种减少封装集成电路装置中的应力的更加具有成本效益的方法。

发明内容

一种用于制作多个封装集成电路装置的方法，包括：

将具有大于0.1和小于3吉帕斯卡(GPa)的弹性模数的第一材料层直接放置在集成电路组件矩阵和基板的第一主表面的暴露部分上方，所述第一主表面的暴露部分上安装有所述集成电路组件；

将具有大于15和小于50GPa的弹性模数的第二材料层放置在所述第一材料层上方以包封所述集成电路组件；以及

单分所述基板以形成所述多个封装集成电路装置。

其中，该方法另外包括：

将所述第一材料层加热到所述第一材料层的熔点温度；以及

将所述第二材料层加热到所述第二材料层的熔点温度直到所述第二材料层熔化。

其中，该方法另外包括：

在将所述第二材料层放置在所述第一材料层上方之前，将所述第一材料层模制在所述集成电路组件和所述基板的所述第一主表面的所述暴露部分的周围。

其中，该方法另外包括：

在模制所述第一材料层之后，在所述第一材料层上方模制所述第二材料层。

其中，该方法另外包括：

加热所述第一和第二材料层以包封所述集成电路组件和所述基板的所述第一主表面的所述暴露部分。

其中：

所述第一材料层包括由环氧树脂、丙烯酸和硅酮组成的群组中的一个，其具有0到30％的填充物材料。

其中：

所述第二材料层包括由环氧树脂、丙烯酸和硅酮组成的群组中的一个，其具有60％到95％的填充物材料。

其中：

所述基板是由引线框架、芯片载体、有机基板以及陶瓷基板组成的群组中的一个。

其中：

所述第一层的厚度在20微米和100微米之间，且所述第二层的厚度在100微米和800微米之间。

其中：

在将所述第一层放置在所述集成电路组件矩阵上方之前，结合所述第一层和所述第二层。

一种用于制作封装集成电路装置的方法，包括：

将集成电路组件附着到基板的第一主表面上；

将筛安置在所述集成电路组件的应力敏感电路上方，其中所述筛被配置成在所述筛和所述集成电路组件的顶表面之间形成空腔；以及

将模制化合物沉积于所述筛、所述集成电路组件和所述基板的所述第一主表面的暴露部分上方，其中所述模制化合物包括小于30％的小于指定大小的填充物颗粒，以使得所述空腔充满所述模制化合物，而没有大于所述指定大小的所述填充物颗粒。

其中：

所述模制化合物另外包括由环氧树脂、丙烯酸和硅酮组成的群组中的一个。

其中：

所述基板是由引线框架、芯片载体、有机基板以及陶瓷基板组成的群组中的一个。

其中：

所述空腔的厚度在20微米和100微米之间，且所述模制化合物的厚度在100微米和800微米之间。

其中，该方法另外包括将所述筛附着到所述集成电路组件上，其中所述筛包括沿着筛网的边缘使用粘附剂而附着到所述集成电路组件的所述筛网，并且设定所述筛网中的开口大小以允许具有小于所述指定大小的颗粒的所述模制化合物通过到所述空腔中。

其中，所述筛网由聚合物、金属或陶瓷组成。

其中该方法另外包括在将所述筛附着到所述集成电路组件上之前，在所述筛网的至少两个相对边缘周围涂覆所述粘附剂。

一种用于制造多个半导体装置的方法，包括：

将多个集成电路(IC)管芯附着到基板上，其中所述附着包括在所述IC管芯上的接点和所述基板上的接点之间形成电连接；