[发明专利]半导体芯片与其多芯片封装及其制造方法

说明书

本发明提供一种具有非贯穿插塞的半导体芯片与其多芯片封装以及其制造方法，其中非贯穿插塞可作为芯片堆叠对准的埋藏式对位标记。在本发明的实施例中，半导体芯片包含具有第一侧与第二侧的一半导体基板、自该第一侧贯穿延伸该半导体基板至该第二侧的一导电贯穿插塞、以及自该第一侧延伸至该半导体基板的内面而未贯穿延伸该第二侧的一非贯穿插塞。

技术领域

本公开涉及一种具有非贯穿插塞的半导体芯片与其多芯片封装以及其制造方法，其中非贯穿插塞可作为芯片堆叠对准的埋藏式对位标记。

背景技术

芯片堆叠技术可将两个芯片结合在一起，因而使得两芯片之间的数据传输更快速并且消耗较少功率。存储器芯片可堆叠在一起以得到具有大储存容量的存储器模块。除了堆叠两个相同的芯片的外，亦可将不同功能的两芯片堆叠在一起以结合不同的功能。

例如，半导体芯片的三维整合一般使用贯穿基板通道(through-substrate via，TSV)，其连接半导体芯片的第一侧至同一半导体芯片的第二侧。使用贯穿基板通道(TSV)可以垂直地堆叠多个半导体芯片。虽然半导芯片三维整合的此等效益已广为周知；然而，多个半导体芯片的垂直堆叠需要晶粒对晶粒对准、晶粒对晶圆对准、或是晶圆对晶圆对准。换言之，两个对接物件之间的对准技术实乃使用贯穿基板通道实现半导体芯片三维整合的主要关键技术。

上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本申请的任一部分。

发明内容

本发明提供一种半导体芯片，具有非贯穿插塞轮廓与其多芯片封装及其制造方法，其中非贯穿插塞轮廓可作为芯片堆叠对准的埋藏式对位标记。

本发明提供一种具有埋藏式对位标记的半导体芯片。在本发明的实施例中，该半导体芯片包含具有一第一侧与一第二侧的一半导体基板；自该第一侧贯穿延伸该半导体基板至该第二侧的一导电贯穿插塞；以及自该第一侧延伸至该半导体基板的一内面而未贯穿延伸该第二侧的一非贯穿插塞。

在本发明的实施例中，该非贯穿插塞包含一对位标记，以及在该第二侧的一平面图中，该对位标记是光学上可辨识的。

在本发明的实施例中，在该第二侧的一平面图中，该非贯穿插塞包含一光学上可辨识的二维图案。

在本发明的实施例中，该半导体芯片包含多个非贯穿插塞，自该第一侧延伸至该半导体基板的该内面而未贯穿延伸该第二侧。

在本发明的实施例中，所述多个非贯穿插塞形成一对位标记，以及在该第二侧的一平面图中，该对位标记是光学上可辨识的。

在本发明的实施例中，在该第二侧的一平面图中，该多个非贯穿插塞形成一光学上可辨识的二维图案。

在本发明的实施例中，所述多个非贯穿插塞具有相同宽度。

在本发明的实施例中，在该第二侧的一平面图中，该非贯穿插塞与该导电贯穿插塞是经配置为光学上可区别的。

在本发明的实施例中，该导电贯穿插塞具有一第一宽度，该非贯穿插塞具有一第二宽度，以及该第二宽度小于该第一宽度。

在本发明的实施例中，该半导体芯片还包含一第一导电件，位于该第一侧上；一第二导电件，位于该第二侧上；以及该导电贯穿插塞是电气耦合该第一导电件与该第二导电件，而该非贯穿插塞未电气耦合该第一导电件与该第二导电件。

在本发明的实施例中，该非贯穿插塞与该导电贯穿插塞是由相同导电材料组成。