[发明专利]半导体存储器件及其操作方法

说明书

本文提供了一种半导体存储器件及其操作方法。半导体存储器件可以包括：存储单元阵列、外围电路和控制逻辑。存储单元阵列可以包括分组为多个页的存储单元。外围电路可以执行用于多个页的编程操作。控制逻辑可以控制外围电路，以通过施加逐步地增加第一步进电压的编程电压至多个页中的选中页，以及通过施加逐步地增加第二步进电压的通过电压至多个页中的未选中页，来执行编程操作。第二步进电压可以根据未选中页的存储单元在存储单元阵列中的位置来改变。

相关申请的交叉引用

本申请要求2016年4月25日提交的第10-2016-0050344号韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本公开的各种实施例总体而言涉及一种电子设备，并且更具体地，涉及一种半导体存储器件及其操作方法。

背景技术

半导体器件可以被制造成集成电路。半导体存储器件为在集成电路上实施的数据储存器件。半导体存储器件被分类成易失性存储器件和非易失性存储器件。

非易失性存储器件即使在电力关断或者中断时，也能保持存储于其中的数据。因此，非易失性存储器件可以用于二级储存器的工作，当器件断电时不丢失数据。非易失性存储器件的示例包括：只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、阻变RAM(RRAM)、铁电RAM(FRAM)等。快闪存储器可以被分类为或非(NOR)型和与非(NAND)型。

快闪存储器件的存储单元阵列可以具有存储单元串水平地布置在半导体衬底上的二维结构。可替选地，快闪存储器件的存储单元阵列可以具有存储单元串垂直地布置在半导体衬底上的三维结构。

发明内容

在本公开的实施例中，半导体存储器件可以包括存储单元阵列、外围电路和控制逻辑。存储单元阵列可以包括分组为多个页的存储单元。外围电路可以执行用于多个页的编程操作。控制逻辑可以控制外围电路，以通过施加逐步地增加第一步进电压的编程电压至多个页中的选中页，以及通过施加逐步地增加第二步进电压的通过电压至多个页中的未选中页，来执行编程操作。第二步进电压可以根据未选中页的存储单元在存储单元阵列中的位置来改变。

在本公开的实施例中，可以提供用于包括多个页的存储块的编程操作的半导体存储器件的操作方法，多个页具有沿着垂直插塞顺序层叠在半导体衬底上的多个存储单元。该操作方法可以包括：施加逐步地增加第一步进电压的编程电压至多个页中的选中页；以及施加逐步地增加第二步进电压的通过电压至多个页中的未选中页。施加至未选中页的通过电压的第二步进电压可以根据未选中页的存储单元在存储单元阵列中的位置来改变。

附图说明

图1为图示了根据本公开的实施例的半导体存储器件的示例的示图。

图2为图示了图1中的存储单元阵列的示例结构的示图。

图3为图示了包括在图2的存储块中的存储单元串的示例的透视图。

图4为图示了图3的存储单元串的示例结构的截面图。

图5为图示了图3的存储单元串的示例的示图。

图6图示了根据本公开的实施例的编程电压和通过电压的示例波形图。

图7图示了根据本公开的实施例的编程电压和通过电压的示例波形图。

图8为图示了具有多层层叠结构的图3中的存储单元串的示例的截面图。

图9为用于描述具有被分成两组的图5中的存储单元串的半导体存储器件的操作方法的示例的示图。