[发明专利]半导体器件及其制造方法

说明书

本发明公开了一种半导体器件和一种制造半导体器件的方法。可在衬底上形成伪栅电极层和伪栅极掩模层。可将伪栅极掩模层图案化以形成伪栅极掩模，从而暴露出伪栅电极层的一部分。可通过倾斜离子注入将离子注入伪栅电极层的暴露部分中以及伪栅电极层的与伪栅电极层的暴露部分邻近的一部分中，以在伪栅电极层中形成生长阻挡层。可利用伪栅极掩模作为蚀刻掩模对伪栅电极层进行蚀刻，以形成伪栅电极。可在包括伪栅电极和伪栅极掩模的伪栅极结构的侧表面上形成间隔件。可执行选择性外延生长工艺，以形成外延层。

相关申请的交叉引用

本申请要求于2015年10月6日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2015-0140406的优先权，该申请的内容以引用方式全文并入本文中。

技术领域

本发明构思涉及半导体器件及其制造方法。更具体地说，本发明构思涉及包括外延层的半导体器件及其制造方法。

背景技术

当形成finFET时，包括按次序堆叠在衬底上并且在第二方向上延伸的伪栅电极和硬掩模的伪栅极结构可形成在基本垂直于第二方向的第一方向上以及在第二方向上，并且伪栅极结构在第二方向上的两端可具有侧表面，它们相对于衬底的顶表面不是竖直的而是倾斜的。因此，伪栅极结构在第二方向上的侧表面可能没有被随后形成的间隔件完全覆盖，并且一部分会暴露伪栅电极。当通过选择性外延生长(SEG)工艺在有源鳍上形成外延层时，外延层会形成在伪栅电极的暴露的部分上，这样会在栅极结构之间产生电短路。

发明内容

根据本发明构思的一方面，提供了一种制造半导体器件的方法，其中，在衬底上按次序形成伪栅电极层和伪栅极掩模层；将伪栅极掩模层图案化以形成伪栅极掩模，从而暴露出伪栅电极层的一部分；通过倾斜离子注入工艺将离子注入伪栅电极层的暴露部分中以及伪栅电极层的与伪栅电极层的暴露部分邻近的一部分中，以在伪栅电极层的一部分形成生长阻挡层；利用伪栅极掩模作为蚀刻掩模对伪栅电极层进行蚀刻，以形成伪栅电极；在包括伪栅电极和伪栅极掩模的伪栅极结构的侧表面上形成间隔件；以及执行SEG工艺，以在衬底的邻近间隔件的一部分上形成外延层。

根据本发明构思的另一方面，提供了一种制造半导体器件的方法，其中，在衬底上形成隔离图案以限定有源鳍；在有源鳍和隔离图案上按次序形成伪栅电极层和伪栅极掩模层；执行倾斜离子注入工艺，以在伪栅电极层的一部分处形成生长阻挡层；利用伪栅极掩模作为蚀刻掩模对伪栅电极层进行蚀刻，以形成伪栅电极；保留生长阻挡层的一部分作为伪栅电极的侧表面上的生长阻挡图案；在包括伪栅电极和伪栅极掩模的伪栅极结构的侧表面上形成间隔件；执行SEG工艺，以在有源鳍的邻近间隔件的一部分上形成外延层；以及将伪栅极结构替换为栅极结构。

根据本发明构思，还提供了一种半导体器件，其包括：栅极结构，在衬底上，每个栅极结构在第二方向上纵长地延伸，并且在第二方向上彼此间隔开，以使得栅极结构中的每一个在与第二方向交叉的第一方向上具有第一相对侧表面并且在第二方向上具有第二相对侧表面；栅极间隔件结构，其包括栅极结构中的每一个的第一相对侧表面上的第一部分和栅极结构中的每一个的第二相对侧表面上的第二部分；以及源极/漏极层，其位于衬底的邻近栅极间隔件结构的第一部分的一部分上，其中，在栅极结构中的每一个的第二相对侧表面中的每一个中具有对应的压痕。

根据本发明构思的另一方面，提供了一种半导体器件，该半导体器件包括：衬底；栅极结构，在衬底上，各个栅极结构在一个方向上对齐并且彼此间隔开，以使得栅极结构中的每一个在所述一个方向上具有相对端部，并且在与所述一个方向交叉的另一方向上具有相对侧部；栅极间隔件，其具有分别覆盖栅极结构的端部的各个部分；绝缘层，其在栅极间隔件的所述部分之间延伸，以介于在所述一个方向上对齐的栅极结构之间；以及外延层，其布置在衬底上，构成半导体器件的源极/漏极区，并且面对栅极结构的邻近栅极结构的端部表面的侧部表面，并且其中，在栅极结构的端部中分别具有压痕，压痕在栅极结构的顶表面敞开，以使得将压痕中的每一个限定在对应的一个栅极结构的顶表面与各端部表面中的一个之间。