[发明专利]形成图案化结构的方法

说明书

本发明公开一种形成图案化结构的方法，包括下列步骤。首先，在材料层上形成一硬掩模层之后，再进行第一蚀刻制作工艺与第二蚀刻制作工艺，用以分别于硬掩模层中形成彼此部分重叠的第一开口与第二开口。利用具有第一开口与第二开口的硬掩模层，对材料层进行第三蚀刻制作工艺，并于第三蚀刻制作工艺之后对位于材料层之下的介电层以及硬掩模层进行一第四蚀刻制作工艺，掩模层的材料与介电层的材料相同，故第四蚀刻制作工艺可用以将硬掩模层移除并于介电层中形成一沟槽。

技术领域

本发明涉及一种形成图案化结构的方法，尤其是涉及一种利用多图案光刻(multiple patterning photolithography)技术的形成图案化结构的方法。

背景技术

集成电路(integrated circuit，IC)是通过形成于基底或不同膜层中的图案化特征(feature)构成的元件装置以及内连线结构所建构。在IC的制作过程中，光刻(photolithography)制作工艺为一不可或缺的技术，其主要是将所设计的图案，例如电路布局图案形成于一个或多个光掩模上，然后再通过曝光(exposure)与显影(development)步骤将光掩模上的图案转移至一膜层上的光致抗蚀剂层内，以将此复杂的布局图案精确地转移至半导体芯片上。

随着半导体产业的微型化发展以及半导体制作技术的进步，现有作为广用技术的曝光技术已逐渐接近其极限。因此，目前业界也开发出双重曝光光刻技术或更多重的曝光光刻技术来制作更微型化的半导体元件结构。然而，进行多重的曝光光刻制作工艺时，在被图案化的物件或/及材料层上，部分区域会遭受到多次的曝光光刻制作工艺而部分区域仅会遭收到单次的曝光光刻制作工艺，故容易造成不同区域之间的状况(例如蚀刻深度)发生差异而造成均匀性不佳等问题，对于后续的其他半导体制作工艺或/及所形成的半导体元件的运作状况均可能造成负面的影响。

发明内容

本发明提供了一种形成图案化结构的方法，利用于对材料层进行多图案光刻(multiple patterning photolithography)制作工艺之前先于材料层上形成硬掩模层，使硬掩模层先被图案化之后再以被图案化的硬掩模层为掩模对材料层进行蚀刻，由此改善因多重的光刻制作工艺造成部分区域之间的蚀刻深度产生差异的状况。此外，由于硬掩模层的材料与位于材料层之下的介电层的材料相同，故可于对介电层进行蚀刻时一并移除硬掩模层，进而达到制作工艺简化的效果。

根据本发明的一实施例，本发明提供一种形成图案化结构的方法，包括下列步骤。首先，在一基底上依序形成一介电层与一材料层。然后，在材料层上形成一硬掩模层，且硬掩模层的材料与介电层的材料相同。在硬掩模层上形成一第一图案化掩模，并利用第一图案化掩模进行一第一蚀刻制作工艺，以于硬掩模层中形成至少一第一开口，而第一开口至少部分暴露出材料层。在第一蚀刻制作工艺之后，将第一图案化掩模移除，并于硬掩模层上形成一第二图案化掩模，且利用第二图案化掩模进行一第二蚀刻制作工艺，以于硬掩模层中形成至少一第二开口。第二开口至少部分暴露出材料层，且第一开口与第二开口部分重叠。以具有第一开口与第二开口的硬掩模层为掩模，对材料层进行一第三蚀刻制作工艺，用以移除第一开口与第二开口所暴露的材料层。在第三蚀刻制作工艺之后，对介电层以及硬掩模层进行一第四蚀刻制作工艺，用以将硬掩模层移除并于介电层中形成一沟槽。

附图说明

图1为本发明第一实施例的图案化结构的示意图；

图2为沿图1中的剖线A-A’所绘示的剖视示意图；

图3至图10为本发明第二实施例的形成图案化结构的方法的示意图，其中

图4为沿图3中的剖线B-B’所绘示的剖视示意图；

图5为图4之后的制作方法示意图；

图6与图7为图5之后的制作方法示意图；

图7为沿图6中的剖线C-C’所绘示的剖视示意图；