[发明专利]一种FPGA芯片版图连线显示方法

说明书

技术领域

本发明涉及一种FPGA芯片版图连线显示方法。

背景技术

FPGA中，当位于鼠标下的某一段连线被选中的时候，需要高亮显示整体连线或者网（Net）。虽然每段连线本身具有网（Net）的信息，但是无法通过选中的这段连线找到与该段连线处于同一个网（Net）中、首尾相连的其他连线。在开关箱（switch box）中，没有可编程的互连接点（PIP）的连接信息。

在现有的解决方案中，每条线都存储了与之相关联的Net id，遍布所有连线，与当前被选中的连线的Net id相同的连线和PIP被高亮显示。为每个开关箱建立一个kd树（kdtree），在该kdtree中存储由两个PIP连接的连线，使用该kdtree来查询经过当前鼠标位置所在的PIP的连线，并高亮显示。现有的方法占用内存多，查询速度慢。

发明内容

本发明的目的在于提供一种FPGA芯片版图连线显示方法，可以通过被选中的连线，找到与之相关联的其它段连线及PIP，并进行高亮显示，对于其它连线，不需要刷新，从而提高查询速度，减少内存使用。

为了达到上述目的，本发明通过以下技术方案实现：

一种FPGA芯片版图连线显示方法，其特征是，包含以下步骤：

S1、为整个版图的显示预先存储不同显示等级的单元格图片；

S2、为每一个显示等级创建一个kdtree；

S3、版图被缩放到某一等级时，根据当前显示等级对应的kdtree查找应该被高亮显示的连线和PIP；

S4、对需要被高亮显示的连线和PIP进行高亮显示。

上述的FPGA芯片版图连线显示方法，其中，所述的步骤S2具体包含：

S21、为每一个显示等级创建一个kdtree；

S22、把所有的连线和PIP添加到kdtree中。

上述的FPGA芯片版图连线显示方法，其中，所述的步骤S3具体包含：

S31、版图被缩放到某一等级；

S32、找到对应等级的单元格图片，拼装为整个版图；

S33、在当前显示等级对应的kdtree中使用当前坐标的位置来查找应该被高亮显示的连线和PIP。

上述的FPGA芯片版图连线显示方法，其中，所述的步骤S2中还包含：

创建一个数据结构单元。

上述的FPGA芯片版图连线显示方法，其中，所述的步骤S3中还包含：

S34、数据结构单元存储当前被选中的连线和PIP。

上述的FPGA芯片版图连线显示方法，其中，步骤S4后还包含：

S5、版图缩放到其他等级时，重新找到对应等级的单元格图片，拼装为整个版图，根据数据结构单元中存储当前被选中的连线和PIP信息在新显示等级所对应的kdtree中查找对应需要被高亮显示的连线和PIP，并对其进行高亮显示。

本发明与现有技术相比具有以下优点：可以通过被选中的连线，找到与之相关联的其它段连线及PIP，并进行高亮显示，对于其它连线，不需要刷新，从而提高查询速度，减少内存使用。

附图说明

图1为本发明的方法的流程图。

具体实施方式

以下结合附图，通过详细说明一个较佳的具体实施例，对本发明做进一步阐述。

现有的FPGA芯片版图由多个重复出现的单元格组成，每个单元格包含很多需要被绘制的元素，通常每次显示都需要对单元格进行重新绘制，占用内存大，查询速度慢。

本发明公开了一种FPGA芯片版图连线显示方法，可以通过被选中的连线，找到与之相关联的其它段连线及PIP，并进行高亮显示，对于其它连线，不需要刷新，从而提高查询速度，减少内存使用，该方法包含以下步骤：

S1、为整个版图的显示预先存储不同显示等级的单元格图片，本实施例中，预存8个放大/缩小显示等级的单元格图片，这样，直接显示一个单元格的图片的时间比重复绘制每一个单元格所需的时间少；具体的，版图被绘制的时候，版图区域被从水平方向和垂直方向上划分为固定宽度和长度的单元格，这个单元格为版图重复绘制的基本单元。预先为这些单元格缓存图片，图片中包含了单元格中需要被绘制的所有内容。

S2、由于整个版图是由单元格图片拼接起来的，无法在版图中高亮选择某一个PIP的连线，因此，为每一个显示等级创建一个kdtree；

S3、版图被缩放到某一等级时，根据当前显示等级对应的kdtree查找应该被高亮显示的连线和PIP；