[发明专利]分离式预成形封装导线架及其制作方法

说明书

一种分离式预成形封装导线架制作方法及分离式预成形封装导线架，利用分段式蚀刻及封装，让导电基片借由封装材料的黏接封装，而让形成的分离式预成形封装导线架的每一个导线架单元可不需借由支撑架连接各自分离并电性独立，而可更易于后续封装、切单的制程使用。

技术领域

本发明涉及一种四方扁平无外引脚(QFN，quad flat no-lead)导线架及其制作方法，特别是涉及一种预成形封装导线架及其制作方法。

背景技术

参阅图1，现有四方扁平无外引脚(QFN，quad flat no-lead)导线架结构，大都是先借由块体蚀刻(bulk etching)方式，将一选自铜、铁镍合金，或铜系合金为材料构成的金属片蚀刻移除不必要的部分后，而形成一导线架1。该导线架1具有多条纵向及横向排列且彼此间隔的连接支架11，及多个由任两相邻且彼此相交的横向及纵向排列的连接支架11共同界定出的导线架单元12。每一个该导线架单元12具有一芯片座13，及多条自该连接支架11朝向该芯片座13延伸的引脚14。当要利用前述该导线架1进行芯片封装时，一般是先将一半导体芯片(图未示)贴合于该芯片座13的顶面，然后进行打线、封装后，再沿一预切割线(如图1所示的假想线)将所述引脚14切割，让所述引脚14彼此电性独立进行，而得到单粒封装晶粒结构。

配合参阅图2，而另一种QFN封装方式，则是业界称为GQFN(grid quad flat no-lead)封装方式。其是先借由块体蚀刻将一金属片10蚀刻移除不必要的部分后，于该金属片10的其中一表面形成一与图1所示的导线架单元12的结构雷同的线路图案121，接着先将一半导体芯片15贴合于该芯片座13的顶面，然后进行打线封装，形成导线16与封装该芯片15与所述导线16的封装层17后，再将封装有该半导体芯片15的金属片10进行背蚀刻，于该金属片10反向该半导体芯片15的表面蚀刻形成与该线路图案121对应的电连接线路图案122，然后于该电连接线路图案122的间隙形成一绝缘层18后，再进行切单(dicing)，而得到单粒封装的封装晶粒。前述GQFN制程因为第一次蚀刻形成的线路图案121仅在金属片10表面，因此，所述引脚14可各自独立，而不需存在如图1所示的连接支架11连接，故，当以GQFN封装方式得到的封装芯片进行切单时，其切割位置(如图2箭头所示位置)仅会切割到封装材料不会切割到金属材料。然而，此封装方式因为是先将该半导体芯片15封装后再进行第二蚀刻，因此，于蚀刻过程中对该半导体芯片15的影响无法预期。

发明内容

本发明的目的在于提供一种方便使用并可用于简化后续封装切割制程的分离式预成形封装导线架制作方法。

本发明该分离式预成形封装导线架制作方法，包含一第一蚀刻步骤、一第一封胶步骤，及一第二蚀刻步骤。

该第一蚀刻步骤是准备一具有彼此相对的一第一表面及一第二表面的导电基片，自该第一表面向下蚀刻移除部分的导电材料形成一第一蚀刻槽，且该蚀刻槽的深度不穿过该第二表面，得到一导线架半成品，该导线架半成品具有一导电基部、多个自该导电基部向上的上芯片部，及多个与所述上芯片部成一间隙的引脚部，所述引脚部与上芯片部借由该第一蚀刻槽彼此分隔，其中，该导电基部的底面即为该第二表面，所述上芯片部反向该导电基部的表面即为用于与一半导体芯片连接的面。

该第一封胶步骤是于该第一蚀刻槽填注一高分子封装材料，固化后形成一第一成形胶膜，且该第一成形胶膜不覆盖所述上芯片部及引脚部反向该导电基部的表面。

该第二蚀刻步骤是将形成该第一成形胶膜的导线架半成品自该导电基部的第二表面进行蚀刻，将该导电基部对应该第一蚀刻槽位置的导电材料蚀刻移除至该第一成形胶膜露出并将对应所述引脚部及上芯片部的部分导电材料移除，而形成一第二蚀刻槽及多个分别与所述上芯片部及所述引脚部相对应连接的下芯片部及电连接部，且所述下芯片部及电连接部借由该第二蚀刻槽彼此分隔。