[发明专利]一种半导体器件及其制造方法

说明书

本发明提供一种半导体器件及其制造方法，包括：提供半导体衬底，所述半导体衬底上形成有第一栅极结构及第二栅极结构，所述第一栅极结构完全位于有源区上，所述第二栅极结构部分位于隔离结构上；形成覆盖所述半导体衬底、第一栅极结构及第二栅极结构的覆盖层；在所述第二栅极结构上方的覆盖层上形成掩膜层，并对未被所述掩膜层遮蔽的覆盖层执行回刻蚀；执行刻蚀，以在所述第一栅极结构两侧的半导体衬底中形成凹槽；在所述凹槽中生长SiGe层。与现有工艺相比，本发明提出半导体器件的制造方法，可形成完整的Σ形SiGe层。

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法。

背景技术

嵌入式锗硅工艺(embedded SiGe，eSiGe)是一种用来提高PMOS性能的应变硅技术。它是通过在沟道中产生单轴压应力来增加PMOS的空穴迁移率，从而提高晶体管的电流驱动能力，是45nm及以下技术代高性能工艺中的核心技术。其原理是在PMOS源/漏区形成凹槽，然后在源/漏区凹槽内部外延生长SiGe层，利用SiGe晶格常数与Si的不匹配来引入对沟道的压应力，这种应力使得半导体晶体晶格发生畸变，生成沟道区域内的单轴应力(uniaxial stress)，进而影响能带排列和半导体的电荷输送性能，通过控制在最终器件中的应力的大小和分布，提高空穴的迁移率，从而改善器件的性能。

在现有的嵌入式锗硅工艺中，通常在PMOS的源/漏区形成∑形凹槽以用于在其中选择性外延生长嵌入式锗硅，∑形凹槽可以有效缩短器件沟道的长度，增强SiGe对沟道应力的影响，并满足器件尺寸按比例缩小的要求。然而，嵌入式锗硅工艺也存在着一些挑战。例如，由于受到浅沟槽隔离结构的阻碍，在窄宽度区域将不能形成完整的∑形SiGe层，严重影响Si盖帽层的生长，从而导致接触孔穿通现象的产生，降低PMOS器件性能。

因此，有必要提出一种半导体器件及其制造方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，所述半导体衬底上形成有第一栅极结构及第二栅极结构，所述第一栅极结构完全位于有源区上，所述第二栅极结构部分位于隔离结构上；

形成覆盖所述半导体衬底、第一栅极结构及第二栅极结构的覆盖层；

在所述第二栅极结构上方的覆盖层上形成掩膜层，并对未被所述掩膜层遮蔽的覆盖层执行回刻蚀；

执行刻蚀，以在所述第一栅极结构两侧的半导体衬底中形成凹槽；

在所述凹槽中生长SiGe层。

示例性地，所述凹槽的形状为Σ形。

示例性地，所述覆盖层为SiN层。

示例性地，所述掩膜层至少覆盖所述覆盖层位于隔离结构上的部分。

示例性地，形成于所述第二栅极结构的侧壁上的覆盖层的底部覆盖至有源区。

示例性地，所述覆盖层覆盖至有源区的尺寸为1～8nm。

示例性地，所述掩膜层至少覆盖所述第二栅极结构的侧壁上的覆盖层。

示例性地，沉积所述覆盖层之前还包括在第一栅极结构及第二栅极结构上形成间隙壁的步骤。

示例性地，沉积所述覆盖层之前还包括在第一栅极结构及第二栅极结构上形成偏移侧壁的步骤。

本发明还提供一种采用上述方法制备的半导体器件。

与现有工艺相比，本发明提出半导体器件的制造方法，可形成完整的Σ形SiGe层。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。