[发明专利]集成电力封装

说明书

本申请案涉及一种集成电力封装。集成电力封装包含具有第一表面的衬底及定位在所述衬底内的集成电路。至少一个电导体定位在所述第一表面与所述衬底上的另一点之间。至少一个晶体管电且机械耦合到所述至少一个第一导体。支撑结构电且机械耦合到所述至少一个晶体管，其中所述至少一个晶体管定位在所述衬底的所述第一表面与所述支撑结构之间。

技术领域

本申请案涉及集成电力封装。

背景技术

集成电力封装传导高电流且需要在小占据面积中的良好的热性能以便被放置在小电子装置中。许多集成电力封装缺乏将集成电路(IC)放置在与高电流晶体管(例如MOSFET)的垂直堆叠中的能力，这是因为此类放置使热性能降级。

许多常规集成电力封装不具有在封装之上的暴露的金属，这降低了MOSFET及控制器的热性能。此外，常规封装使用相同过程步骤以使控制器与MOSFET互连，这导致降级的电性能。

发明内容

一种集成电力封装包含具有第一表面的衬底及定位在所述衬底内的集成电路。至少一个电导体定位在所述第一表面与所述衬底上的另一点之间。至少一个晶体管电且机械耦合到所述至少一个第一导体。支撑结构电且机械耦合到所述至少一个晶体管，其中所述至少一个晶体管定位在所述衬底的所述第一表面与所述支撑结构之间。

附图说明

图1是高电流电路的示意图。

图2是用于图1电路的集成电力封装的实例的侧面剖视图。

图3是图2的集成电力封装的衬底的俯视平面图。

图4是图2的集成电力封装的俯视平面图。

图5是描述用于图2的集成电力封装的实例制造方法的流程图。

具体实施方式

本文揭示实现高电力晶体管接近可控制所述晶体管的操作的集成电路的放置的装置，其中晶体管并排定位。图1是高电流电路100的示意图，其中电流I流过第一FET Q1及第二FET Q2。尽管本文描述FET，但电路100可用其它类型的晶体管替代FET。电流I在第一电压V1与第二电压V2之间流动。定位在第一FET Q1与第二FET Q2之间的节点N1具有电压V3。第一及第二FET Q1及Q2的栅极耦合到IC控制器106，IC控制器106控制栅极电压及流过第一及第二FET Q1及Q2的电流。流过第一及第二FET Q1及Q2的电流I产生可干扰IC控制器106的操作的热量。此外，电流I可能太高以至于无法通过IC控制器106。因此，第一及第二FET Q1及Q2通常定位在IC控制器106外部。本文所描述的电路及结构使IC控制器106能够接近第一及第二FET Q1及Q2定位在提供散热的集成电力封装中。参考图1描述的晶体管为示范性的且可应用其它配置，例如不同的P沟道及N沟道装置。

图2是用于图1电路100的集成电力封装200的实例的侧面剖视图，且图3是封装200的俯视平面图。封装200包含电介质结构202，其中IC控制器106附接到电介质结构202。电介质结构202包含在下文描述的多个导体。在图2的实例中，IC控制器106定位在电介质结构202内，但在其它实例中，IC控制器106附接到电介质结构202的其它部分或表面。在其它实例中，IC控制器106定位在电介质结构202内的其它位置中。电介质结构202由大体上电绝缘的材料(例如通常用于IC封装的制造中的电介质材料)制成。电介质材料包含基于聚合物的材料。