[发明专利]包括三维结构的半导体存储器装置及其制造方法

说明书

本发明提供一种半导体存储器装置，其包括由单元区和在单元区之间的接触区限定的衬底；在接触区之上形成的介电结构；具有分别在单元区之上形成的单元部分、在接触区之上形成并联接单元部分的联接部分以及容纳介电结构的通过部分的存储块；在衬底之上存储块之下形成的外围电路；设置在存储块和外围电路之间并与外围电路电联接的底部线路；设置在存储块之上的顶部线路；以及穿过介电结构并将底部线路和顶部线路联接的接触插塞。

相关申请的交叉引用

本申请要求于2016年5月4日向韩国知识产权局提交的申请号为10-2016-0055420的韩国专利申请的优先权，该申请的公开内容通过引用整体并入本文。

技术领域

各种实施例总体涉及一种三维结构的半导体存储器装置及其制造方法。

背景技术

为了实现更高的集成，近来本领域已经提出了存储器单元以三维结构布置在其中的三维结构的半导体存储器装置。目前，很多研究针对开发各种改进技术以进一步改进这样的三维半导体存储器装置的特征和集成度。

发明内容

本发明涉及改进的三维结构及其制造方法。

在实施例中，半导体存储器装置可包括：衬底，其包括单元区和在单元区之间的接触区；介电结构，其在接触区之上形成；存储块，其具有分别在单元区之上形成的单元部分、在接触区之上形成并联接单元部分的联接部分以及容纳介电结构的通过部分；外围电路，其在衬底之上存储块之下形成；底部线路，其设置在存储块和外围电路之间，底部线路与外围电路电联接；顶部线路，其设置在存储块之上；以及接触插塞，其穿过介电结构并将底部线路和顶部线路联接。

在实施例中，用于制造半导体存储器装置的方法可包括：在由单元区和在单元区之间的接触区界定的衬底之上形成外围电路；在外围电路之上形成与外围电路电联接的底部线路；在底部线路之上交替堆叠层间介电层和牺牲层；形成用于将接触区的层间介电层和牺牲层分为第一部分和第二部分的第一缝隙，其中第一部分与单元区的层间介电层和牺牲层是连续的，第二部分通过第一缝隙与第一部分和单元区的层间介电层和牺牲层分离，从而形成利用第二部分构建的介电结构；形成填充第一缝隙的介电侧壁层；形成通过层间介电层和牺牲层的第二缝隙；去除由第二缝隙暴露的牺牲层；在去除牺牲层的空间中形成导电材料从而形成导电线；形成与底部线路电联接通过介电结构的接触插塞；以及形成与接触插塞电联接的顶部线路。

附图说明

通过结合附图详细描述本发明的各种实施例，本发明的上述和其它特征和优势对本发明所属领域技术人员将是更明显的，在附图中：

图1为示出根据本发明的实施例的半导体存储器装置的示例代表的简化框图。

图2为示出根据本发明的实施例的半导体存储器装置的示例代表的透视图。

图3为沿着图2的线A-A＇截取的剖视图。

图4为沿着图2的线B-B＇截取的剖视图。

图5为沿着图2的线C-C＇截取的剖视图。

图6为示出根据本发明的实施例的半导体存储器装置的主要部分的示例代表的俯视图。

图7为示意性示出根据本发明的实施例的半导体存储器装置的示例代表的俯视图。

图8A-12B为帮助解释制造根据本发明的实施例的半导体存储器装置的方法的剖视图的示例代表。

图13为示意性示出根据本发明的实施例的包括半导体存储器装置的存储器系统的简化框图。

图14为示意性示出根据本发明的实施例的包括半导体存储器装置的计算系统的简化框图。

具体实施方式