[发明专利]叠层式封装体结构

说明书

技术领域

本发明实施例涉及一种叠层式封装体结构。

背景技术

自从集成电路(integrated circuit，IC)发明以来，由于各种电子构件(例如是晶体管、二极管、电阻器、电容器等)的集成密度持续改进，半导体产业已经历了快速成长。在大多数情况下，这种集成密度的改进来自最小特征尺寸(minimum feature size)的一再减少，以允许更多的构件可以集成在一定的面积中。

这些集成度的改进本质上是二维(two-dimensional，2D)的，而由集成构件所占有的体积基本上是位于半导体芯片的表面上。尽管在光刻上显注的进步使得2D IC的形成有相当大幅度的改善，然而在二维中仍有其密度上的物理极限。所述极限之一是制造所述构件所需的最小尺寸。另外，当更多组件被放置在单一芯片或单一晶粒中，则需要更复杂的设计。

在试图进一步提升电路密度时，已研究出三维集成电路(three-dimensional integrated circuits，3DICs)。在典型的3DIC的形成过程中，可将两个芯片接合在一起，并在各芯片与基板上的接触垫之间形成电性连接。举例来说，两个芯片的接合可通过一芯片附着在另一芯片的顶部上而实现。此叠层芯片可随后被接合在载板上，并通过导线(wire bonds)将各芯片上的接触垫(contact pads)电性耦接至载板上的接触垫。然而，载板需大于所述芯片以便进行导线接合。近来试图聚焦在倒装内连线(flip-chip interconnections)以及导电球/凸块的使用，以形成芯片与下部基板之间的连线，藉此在相对小的封装体中达到高布线密度(high-wiring density)。传统的芯片叠层使用焊点，其包括焊料(solder)、助焊剂(flux)以及底胶(underfill)。所有这些工艺衍生间距(pitch)、焊点高度(joint height)以及助焊剂残留物(flux residue)的问题与限制。

发明内容

本发明实施例提供一种叠层式封装体结构包括第一封装体、第二封装体以及环氧系树脂。第二封装体通过一个连接件或更多个连接件耦接至所述第一封装体。环氧系树脂环绕所述一个连接件或所述更多个连接件，且所述环氧系树脂与所述一个连接件或所述更多个连接件接触。

附图说明

图1至图6为依照一些实施例的一种叠层式封装体结构的构件在接合上封装体与下封装体的各种阶段的剖面示意图；

图7A至图8B为依照一些实施例的一种叠层式封装体结构的构件的平面图；

图9为依照一些实施例的一种晶圆上的叠层式封装体结构及其单体化的剖面示意图。

具体实施方式

以下揭示内容提供用于实施所提供的目标的不同特征的许多不同实施例或实例。以下所描述的构件及位的具体实例是为了以简化的方式传达本发明为目的。当然，这些仅仅为实例而非用以限制。举例来说，于以下描述中，在第二特征上方或在第二特征上形成第一特征可包括第一特征与第二特征形成为直接接触的实施例，且也可包括第一特征与第二特征之间可形成额外特征使得第一特征与第二特征可不直接接触的实施例。此外，本发明在各种实例中可使用相同的组件标号和/或字母来指代相同或类似的部件。组件标号的重复使用是为了简单及清楚起见，且并不表示所欲讨论的各个实施例和/或位本身之间的关系。

另外，为了易于描述附图中所示出的一个构件或特征与另一组件或特征的关系，本文中可使用例如“在...下”、“在...下方”、“下部”、“在…上方”、“上部”及类似术语的空间相对术语。除了附图中所示出的定向之外，所述空间相对术语意欲涵盖组件在使用或操作时的不同定向。设备可被另外定向(旋转90度或在其他定向)，而本文所用的空间相对术语相应地作出解释。