[发明专利]WPAN中二级部分并行输入右移累加的LDPC编码器

说明书

技术领域

本发明涉及信道编码领域，特别涉及一种WPAN系统中二级部分并行输入右移累加的QC-LDPC编码器。

背景技术

低密度奇偶校验(Low-Density Parity-Check,LDPC)码是高效的信道编码技术之一，而准循环LDPC(Quasi-Cyclic LDPC，QC-LDPC)码是一种特殊的LDPC码。QC-LDPC码的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环的特点，故被称为QC-LDPC码。循环矩阵的首行是末行循环右移1位的结果，其余各行都是其上一行循环右移1位的结果，因此，循环矩阵完全由其首行来表征。通常，循环矩阵的首行被称为它的生成多项式。

WPAN标准采用了系统形式的QC-LDPC码，其生成矩阵G的左半部分是一个单位矩阵，右半部分是由e×c个b×b阶循环矩阵G_i,j(1≤i≤e,e<j≤t,t＝e+c)构成的阵列，如下所示：

其中，I是b×b阶单位矩阵，0是b×b阶全零矩阵。G的连续b行和b列分别被称为块行和块列。由式(1)可知，G有e块行和t块列。WPAN标准采用了一种码率η＝7/8的QC-LDPC码，对于该码，t＝32，e＝28，c＝4，b＝21。

WPAN标准中7/8码率QC-LDPC编码器的现有解决方案是基于c个I型移位寄存器加累加器(Type-I Shift-Register-Adder-Accumulator,SRAA-I)电路的串行编码器。由c个SRAA-I电路构成的串行编码器，在e×b个时钟周期内完成编码。该方案需要2×c×b个寄存器、c×b个二输入与门和c×b个二输入异或门，还需要e×c×b比特ROM存储循环矩阵的生成多项式。该方案有两个缺点：一是需要大量存储器，导致电路成本高；二是串行输入信息比特，编码速度慢。

发明内容

WPAN系统中7/8码率QC-LDPC编码器的现有实现方案存在成本高、编码速度慢的缺点，针对这些技术问题，本发明提供了一种基于二级流水线的QC-LDPC编码器。

如图1所示，WPAN系统中基于二级流水线的QC-LDPC编码器主要由2部分组成：稀疏矩阵与向量的乘法器和向量与高密度矩阵的乘法器。编码过程分2步完成：第1步，使用稀疏矩阵与向量的乘法器计算向量s；第2步，使用向量与高密度矩阵的乘法器计算校验向量p。

关于本发明的优势与方法可通过下面的发明详述及附图得到进一步的了解。

附图说明

图1是基于二级流水线的QC-LDPC编码过程；

图2是稀疏矩阵与向量的乘法器；

图3是II型移位寄存器加累加器SRAA-II电路的功能框图；

图4是由c个SRAA-II电路构成的一种基于部分并行输入右移累加的向量与高密度矩阵乘法器；

图5总结了编码器各编码步骤以及整个编码过程所需的硬件资源和处理时间。

具体实施方式

下面结合附图对本发明的较佳实施例作详细阐述，以使本发明的优点和特征能更易于被本领域技术人员理解，从而对本发明的保护范围作出更为清楚明确的界定。

循环矩阵的行重和列重相同，记作w。如果w＝0，那么该循环矩阵是全零矩阵。如果w＝1，那么该循环矩阵是可置换的，称为置换矩阵，它可通过对单位矩阵I循环右移若干位得到。QC-LDPC码的校验矩阵H是由c×t个b×b阶循环矩阵H_j,k(1≤j≤c,1≤k≤t,t＝e+c)构成的如下阵列：

通常情况下，校验矩阵H中的任一循环矩阵要么是全零矩阵(w＝0)要么是置换矩阵(w＝1)。令循环矩阵H_j,k的首行h_j,k＝(h_j,k,1,h_j,k,2,…,h_j,k,b)是其生成多项式，其中h_j,k,m＝0或1(1≤m≤b)。因为H是稀疏的，所以h_j,k只有1个‘1’，甚至没有‘1’。