[发明专利]一种半导体器件及其制作方法、电子装置

说明书

本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括下述步骤：提供半导体衬底，在半导体衬底上形成多层叠层结构，在所述层叠结构中形成沟道孔，并在沟道孔的表面上形成存储层和沟道材料层；在沟道孔的顶部形成顶部沟道材料层，以密封所述沟道孔；在顶部沟道材料层的表面形成平坦层；去除平坦层和层叠结构表面上的部分顶部沟道材料层；去除层叠结构表面上剩余的顶部沟道材料层，其中，在去除层叠结构表面上剩余的顶部沟道材料层时采用顶部沟道材料层对层叠结构中的顶部介质层具有高选择性的蚀刻工艺。该制作方法可以避免沉积过后的顶部多晶硅层，且具有较大工艺窗口，因而制作成本降低。该半导体器件和电子装置具有类似的优点。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。

背景技术

随着半导体制程技术的发展，以及业界对集成密度高、存储容量大的存储器的需求，3D NAND(三维NAND)存储器应运而生。一种3D NAND的结构如图5所示，其包括多层的存储阵列1，位于存储阵列1下方的底层选择栅LS(Lower SG)和源线SL(Source Line)、位于存储阵列1上方的顶层选择栅US(Upper SG)、位于顶层选择栅上面的位线BL(Bit Line)，以及从存储阵列1每一层延伸出来的控制栅CG(Control Gate)。对于每一层的存储器来说，由这一层的控制栅延伸出来，通过错位排布的接触插塞连接到控制电压信号输入线2。

在目前的3D NAND器件的制作方法一般包括如下步骤：首先在半导体衬底上形成多层交错层叠的牺牲层和隔离层；然后在所述多层交错层叠的牺牲层和隔离层中形成沟道孔(channel hole)；接着，在沟道孔表面形成介质层和存储层；接着，在介质层和存储层上形成多晶硅间隙壁(spacer)；接着，形成顶部多晶硅层以密封该沟道孔；接着，进行平坦化以去除层叠结构表面的多晶硅层。然而，顶部多晶硅的平坦化由于以下原因常常成为量产瓶颈：1)，采用多晶硅CMP(化学机械抛光)工艺对顶部多晶硅进行平坦化则成本较高，大大增加了器件的制作成本，不利于降低3D NAND器件每位的成本；2)采用回蚀刻(etch back)方法对顶部多晶硅进行平坦化则会遇到多晶硅残余和足够的过蚀刻之间的平衡问题和工艺窗口小的问题，因为：过蚀刻量不够，则会存在多晶硅残余较多的问题，过蚀刻量过大，则会使顶部多晶硅向沟道孔凹陷，影响后续制作工艺和器件性能。

因此，需要提出一种新的半导体器件及其制作方法，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提出一种半导体器件及其制作方法，可以避免沉积过后的顶部多晶硅层，且具有较大工艺窗口，因而制作成本降低。

本发明一方面提供一种半导体器件的制作方法，其包括下述步骤：提供半导体衬底，所述半导体衬底至少包括存储区域，在所述存储区域的半导体衬底上形成多层叠层结构，每一叠层结构包括牺牲层和位于所述牺牲层上的介质层，在所述层叠结构中形成沟道孔，并在所述沟道孔的表面上形成存储层和沟道材料层；在所述沟道孔的顶部形成顶部沟道材料层，以密封所述沟道孔；在所述顶部沟道材料层的表面形成平坦层；去除所述平坦层和所述层叠结构表面上的部分所述顶部沟道材料层；去除所述层叠结构表面上剩余的顶部沟道材料层，其中，在去除所述层叠结构表面上剩余的顶部沟道材料层时采用顶部沟道材料层对所述层叠结构中的顶部介质层具有高选择性的蚀刻工艺。

进一步地，所述沟道材料层和所述顶部沟道材料层为多晶硅层。

进一步地，所述平坦层为通过流动性化学气相沉积工艺或旋涂法形成的氧化层。

进一步地，在去除所述平坦层和所述层叠结构表面上的部分所述顶部沟道材料层时采用具有低选择性的回蚀刻工艺。