[发明专利]一种DDS信号发生器

权利要求书

1.一种DDS信号发生器，包括：微处理器、数据处理模块、数模转换器和至少一个DDS处理单元，每个DDS处理单元分别与微处理器和数据处理模块相连；其特征在于，

所述DDS信号发生器还包括至少一个SDRAM模块，每个SDRAM模块分别和一个DDS处理单元对应相连；

所述DDS处理单元包括依次连接的相位累加器和存储控制器；

所述微处理器用于接收用户设置的初始相位和频率，并将所述频率转换为频率控制字；

所述相位累加器用于根据所述初始相位和所述频率控制字在每个时钟周期进行相位累计，输出相位值；

所述存储控制器，用于截取所述相位值的高N位作为查表地址，并根据所述查表地址查找波形数据表，得到待生成信号的波形数据信息，所述高N位由所述SDRAM模块的容量决定；

所述SDRAM模块与所述存储控制器相连接，用于存储波形数据表，所述波形数据表按地址存放生成信号需要的波形数据信息；

所述数据处理模块用于根据查表所得的波形数据信息，生成波形点数据；

所述数模转换器用于对所述波形点数据进行数模转换，输出模拟信号作为信号发生器的生成信号；所述存储控制器包括至少a个队列组，每个所述队列组包括一一对应的1个地址队列和1个数据队列，所述地址队列用于传输地址信息，所述数据队列用于传输数据信息；所述该公式表示向上取整的运算，其中，f_clk为所述DDS处理单元的时钟频率，f₂表示所述存储控制器的时钟频率，η表示所述SDRAM模块的效率。

2.如权利要求1所述的信号发生器，其特征在于，所述SDRAM模块包括至少a个SDRAM。

3.如权利要求1所述的信号发生器，其特征在于，所述存储控制器包括至少1个队列组；所述SDRAM模块包括至少a个SDRAM。

4.如权利要求3所述的信号发生器，其特征在于，所述存储控制器还包括数据选择模块，根据地址队列的地址，从数据队列选择并读取数据发送到数据处理模块。

5.如权利要求3所述的信号发生器，其特征在于，待生成信号的频率满足：f_out*2^N＜f₂*2*η*d*a，d＝2或4，f_out表示待生成信号的频率，f₂表示所述存储控制器的时钟频率，f₁表示所述SDRAM的时钟频率，η表示所述SDRAM的效率。

6.如权利要求1所述的信号发生器，其特征在于，所述SDRAM包括一DDR SDRAM、DDR2SDRAM或DDR3 SDRAM。

7.如权利要求6所述的信号发生器，其特征在于，所述存储控制器的带宽为f₂*n，满足f₂*n＝f₁*m*2，f₂表示所述存储控制器的时钟频率，n表示所述存储控制器的数据位宽，f₁表示所述DDR3 SDRAM的时钟频率，m表示DDR3 SDRAM的数据位宽。

8.如权利要求1至7中任一项所述的信号发生器，其特征在于，所述数模转换器的数据位宽小于或等于所述SDRAM模块的位宽数据。