[发明专利]一种DDS信号发生器

说明书

本申请公开了一种DDS信号发生器，包括：微处理器、DDS处理单元、SDRAM模块、数据处理模块和数模转换器，DDS处理单元又包括相位累加器和存储控制器；SDRAM模块与DDS处理单元相连接，用于存储波形数据表。由于将波形数据表置于DDS处理单元外部，用SDRAM作为波形数据表的存储器，再用存储控制器进行读写控制，使得信号发生器的存储容量增大，占用的资源较小，大大增加N的取值，存储控制器可截取相位值高N位较多，舍弃的低位较少，减少了相位截断误差，使得输出波形的杂散较小，输出波形质量较好。同时，本申请公开了一种多路DDS信号发生器，将多个DDS处理单元并行运行，然后在数据处理模块合路输出，最终实现更高频率的信号输出。

技术领域

本申请涉及电子仪器领域，尤其是一种DDS信号发生器。

背景技术

DDS是直接数字式频率合成器(DirectDigital Synthesizer)，目前的信号发生器普遍采用DDS技术来产生波形，与传统的频率合成器相比，DDS具有低成本、低功耗、高分辨率和快速转换时间等优点，广泛使用在电子仪器领域，是实现设备全数字化的一项关键技术。

现有技术中通常以FPGA或DSP作为DDS产生装置，通过将待输出的波形量化成一张波形数据表，截取相位累加器输出的高N位作为波形数据表的查表地址，按照该地址在FPGA或DSP内置的RAM内进行查找，查找到的地址对应的数据就是待输出的波形点，再通过对该数据经过DAC并滤波后，形成所需的波形。由于只截取相位累加器的高N位，舍去低位后，不可避免地会造成相位截断误差，为了减少误差，N需尽量大，N每增加1位，杂散可改善-6db。但是，N每增加1位，RAM的容量需要相应地增加一倍，而FPGA或DSP内置的RAM往往容量较小，资源相当有限，导致查找表的大小有限，导致N较小，导致输出波形的杂散相对较高，输出波形质量较差。

发明内容

本申请提供一种DDS信号发生器，解决RAM容量较小、波形的杂散较高、输出波形质量较差的缺点。

根据本申请的第一方面，本申请提供一种DDS信号发生器，包微处理器、数据处理模块、数模转换器和至少一个DDS处理单元，每个DDS处理单元分别与微处理器和数据处理模块相连；

所述DDS信号发生器还包括至少一个SDRAM模块，每个SDRAM模块分别和一个DDS处理单元对应相连；

所述DDS处理单元包括依次连接的相位累加器和存储控制器；

所述微处理器用于接收用户设置的初始相位和频率，并将所述频率转换为频率控制字；

所述相位累加器用于根据所述初始相位和所述频率控制字在每个时钟周期进行相位累计，输出相位值；

所述存储控制器，用于截取所述相位值的高N位作为查表地址，并根据所述查表地址查找波形数据表，得到待生成信号的波形数据信息，所述高N位由所述SDRAM模块的容量决定；

所述SDRAM模块与所述存储控制器相连接，用于存储波形数据表，所述波形数据表按地址存放生成信号需要的波形数据信息；

所述数据处理模块用于根据查表所得的波形数据信息，生成波形点数据；

所述数模转换器用于对所述波形点数据进行数模转换，输出模拟信号作为信号发生器的生成信号。

在一些实施例中，所述存储控制器包括至少a个队列组，每个所述队列组包括一一对应的1个地址队列和1个数据队列，所述地址队列用于传输地址信息，所述数据队列用于传输数据信息；所述该公式表示向上取整的运算，其中，f_clk为所述DDS处理单元的时钟频率，f₂表示所述存储控制器的时钟频率，η表示所述SDRAM模块的效率。