[发明专利]一种基于IGBT闩锁效应的触发器

说明书

本发明属于集成电路技术领域，具体涉及一种基于IGBT闩锁效应的触发器。包括第一锁存器结构和第二锁存器结构；第一锁存器结构与第二锁存器结构相连。第一锁存器结构包括第一PMOS管P1，第一IGBT管IGBT1，第二锁存器结构包括第二PMOS管P2，第二IGBT管IGBT2；且第一IGBT管和第二IGBT管能够引起闩锁效应。本发明电路结构非常简单，有利于节省芯片面积，降低制造成本，提高电路的集成度，该结构有望于作为数字电路的标准单元应用到时序逻辑电路中；且由于电路简单，互联简单，因此可靠性高。

技术领域

本发明属于集成电路技术领域，具体涉及一种基于IGBT闩锁效应的触发器。

背景技术

随着集成电路制造工艺的快速发展，现有的集成电路的规模和复杂性日益增大，集成电路的发展速度也越来越受限制。作为数字电路中的典型单元，触发器在时序电路中有着重要的作用。基于传统的CMOS技术设计的触发器，在电路结构、集成度上，极大的限制了集成电路的未来发展，影响性能的提高。

图1为D触发器电路单元示意图。图2为广泛应用于数字集成电路设计中的传统单阈值传输门D触发器(ST-TGFF)电路基本单元结构，这种电路的结构比较简单，然而所需晶体管数目仍然高达20个。

目前基于触发器的设计优化中，基本上是针对功耗，速度的优化，很少有针对触发器的结构优化的设计。

Shatish Chandra Tiwari提出了一种面积和功耗高效的单边沿触发的D触发器(见文献Tiwari S C,Singh K.，An area and power efficient design of single edgetriggered D-flip flop.Oct.2009.)。如图3所示，该技术对D触发器的结构有一定程度的简化，然而晶体管数目仍然高达10个。

中国专利，申请号201210001145.4，如图4所示，该技术虽然晶体管数据大为减少，然而采用了混合结构，与传统CMOS工艺兼容性差。

发明内容

本发明所要解决的技术问题是提供一种基于IGBT闩锁效应的触发器，使电路结构很大程度上简化，有利于节省芯片面积，提高电路的集成度。

一种基于IGBT闩锁效应的触发器，其特征在于：包括第一锁存器结构和第二锁存器结构；第一锁存器结构与第二锁存器结构相连。

当输入D信号为高电平时，第一锁存器结构输出低电平信号，第二锁存器结构输出高电平信号，第一锁存器结构锁存住自己的输出信号，进而锁存住触发器输出信号；当输入D信号为低电平时，第一锁存器结构输出高电平，第二锁存器结构输出低电平，第二锁存器结构锁存住自己的输出信号，进而锁存住触发器输出信号。

所述的第一锁存器结构包括第一PMOS管P1，第一IGBT管IGBT1，第二锁存器结构包括第二PMOS管P2，第二IGBT管IGBT2；且第一IGBT管和第二IGBT管能够引起闩锁效应。

第一PMOS管的栅级接时钟信号，源级接高电平端，漏级作为第一锁存器结构的输出端；第一IGBT管的阳极接第一PMOS管的漏级，阴极接低电平端，栅级接输入D信号。

第二PMOS管的栅级接时钟信号，源级接高电平端，漏级作为D触发器的输出端；第二IGBT管的阳极接第二PMOS管的漏级，阴极接低电平端，栅级接第一锁存器结构的输出端。

进一步的，所述闩锁效应通过P+NPN+四层结构的第一IGBT管和第二IGBT管，其含有寄生PNP和NPN双极型晶体管实现，且能够满足NPN和PNP晶体管的共基极电流放大系数大于1。

综上所述，与现有技术比较，本发明的优点在于电路结构非常简单，有利于节省芯片面积，降低制造成本，提高电路的集成度，该结构有望于作为数字电路的标准单元应用到时序逻辑电路中；且由于电路简单，互联简单，因此可靠性高。