[发明专利]一种时钟偏斜纠正方法及电路、终端设备

权利要求书

1.一种用于可编程逻辑器件的时钟偏斜纠正方法，其特征在于，包括：

确定待进行时钟偏斜纠正的目标时序逻辑单元块，所述目标时序逻辑单元块包括至少两个设置在同一可编程逻辑器件内、且共用同一全局时钟源的时序逻辑单元块；

根据所述目标时序逻辑单元块中各时序逻辑单元块输入时钟的传输路径，确定所述目标时序逻辑单元块中参考时序逻辑单元块及纠正时序逻辑单元块；所述传输路径为时钟信号从所述全局时钟源到时序逻辑单元块的信号传输路径；

检测所述参考时序逻辑单元块输入时钟与所述纠正时序逻辑单元块输入时钟在相同时钟变化沿的时钟偏斜；

根据所述时钟偏斜，计算对所述纠正时序逻辑单元块输入时钟的纠正参数；

根据所述纠正参数，对所述纠正时序逻辑单元块输入时钟进行延时纠正。

2.如权利要求1所述的时钟偏斜纠正方法，其特征在于，所述根据所述目标时序逻辑单元块中各时序逻辑单元块输入时钟的传输路径，确定所述目标时序逻辑单元块中参考时序逻辑单元块及纠正时序逻辑单元块包括:

获取各时序逻辑单元块输入时钟的传输路径的路径长度；

比较各时序逻辑单元块输入时钟的传输路径的路径长度；

将路径长度最大的传输路径对应的时序逻辑单元块，作为所述参考时序逻辑单元块，其他时序逻辑单元块作为纠正时序逻辑单元块。

3.如权利要求2所述的时钟偏斜纠正方法，其特征在于，所述将路径长度最大的传输路径对应的时序逻辑单元块，作为所述参考时序逻辑单元块，其他时序逻辑单元块作为纠正时序逻辑单元块，包括：

若仅存在两种路径长度时，在延时纠正时，将路径长度最大的传输路径对应的时序逻辑单元块，作为所述参考时序逻辑单元块，其他时序逻辑单元块作为纠正时序逻辑单元块；

若存在至少三种路径长度时，在所有延时纠正中，将路径长度最大的传输路径对应的时序逻辑单元块，作为所述参考时序逻辑单元块，其他时序逻辑单元块作为纠正时序逻辑单元块；

或者，

若存在至少三种路径长度时，在第一次延时纠正中，将路径长度最大的传输路径对应的时序逻辑单元块，作为所述参考时序逻辑单元块，将路径长度第二大的传输路径对应的时序逻辑单元块，作为所述纠正时序逻辑单元块，进行第一次延时纠正；在第二次延时纠正中，将路径长度第二大的传输路径对应的时序逻辑单元块，作为所述参考时序逻辑单元块，将路径长度第三大的传输路径对应的时序逻辑单元块，作为所述纠正时序逻辑单元块，进行第二次延时纠正；依次循环，至所有的非路径长度最大的时序逻辑单元块都进行延时纠正。

4.如权利要求1至3任一项所述的时钟偏斜纠正方法，其特征在于，所述检测所述参考时序逻辑单元块输入时钟与所述纠正时序逻辑单元块输入时钟在相同时钟变化沿的时钟偏斜包括：

将所述参考时序逻辑单元块输入时钟作为第一寄存器的输入时钟，将所述纠正时序逻辑单元块输入时钟作为第二寄存器的输入时钟，所述第一寄存器及第二寄存器均为时钟上升沿触发；所述第一寄存器的输出信号连接脉冲信号生成器，所述第二寄存器的输出信号进过反相器后连接所述脉冲信号生成器，所述脉冲信号生成器仅在两个输入信号都为高电平时，输出高电平脉宽信号；

当所述参考时序逻辑单元块输入时钟的第一个上升沿到达，第一寄存器被触发，其输出信号由0变成1，第二寄存器的输出为0，所述脉冲信号生成器由0变成1；

当所述纠正时序逻辑单元块输入时钟的第一个上升沿到达，第二寄存器被触发，第二寄存器输出由0变成1，所述脉冲信号生成器由1变成0，得到一个高脉宽等于纠正时序逻辑单元块输入时钟与参考时序逻辑单元块输入时钟之间的时钟偏斜的偏斜脉冲信号。

5.如权利要求4所述的时钟偏斜纠正方法，其特征在于，所述根据所述时钟偏斜，计算对所述纠正时序逻辑单元块输入时钟的纠正参数包括：

将所述偏斜脉冲信号依次通过串联的多个单位延迟单元，所述单位延迟单元使得脉冲信号产生单位时间的延迟；

各单位延迟单元分别输出一个延迟脉冲信号；

比较所述各单位延迟单元的延迟脉冲信号与所述偏斜脉冲信号，确定与所述偏斜脉冲信号具备相同高脉宽的延迟脉冲信号对应的目标单位延迟单元；

根据所述目标单位延迟单元的位置属性，生成所述纠正参数。