[发明专利]一种时钟偏斜纠正方法及电路、终端设备

说明书

技术领域

本发明涉及集成电路设计领域，尤其涉及一种用于可编程逻辑器件的时钟偏斜纠正方法及电路、终端设备。

背景技术

在集成电路芯片规模日益增加及设计工艺的不断提升的大背景下，作为半定制集成电路的FPGA(Field-Programmable GateArray，现场可编程门阵列)FPGA(Field programmable Gate Array)，为满足不同用户在应用上更灵活的各种需求，其芯片规模亦再不断增大。用户通过FPGA的配套软件下载位流文件到FPGA芯片，从而将用户通过硬件语言编写的可实现某种功能的电路在FPGA芯片上得到实现。正因为FPGA设计的便利性，FPGA的应用领域越来越广泛，同时，用户希望FPGA芯片能支持更复杂的逻辑设计电路及时序设计电路，于是在FPGA芯片规模增加的同时，对于逻辑设计电路及时序设计电路的时钟网络的要求也越来越高。

FPGA芯片规模的增加，可以容纳更多的供用户设计的时序逻辑单元块。同时，带来的问题是，逻辑单元数量的增加及物理面积的增加，导致不同时序逻辑单元块的时钟会带来偏斜，从而可能引起时序设计的错误，这是用户所不希望看到的。

如图1所示，为解决时钟偏斜的问题，比较常用的解决方法是，将芯片中心位置作为全局时钟的起始点，然后通过等长传送路径连接到不同的时序逻辑单元区域建立时钟树，但带来的问题是：一方面限制了全局时钟的起始点，不利于芯片设计的布局；另一方面，等长的时钟传送路径需要消耗大面积的金属层，从而导致芯片面积不得不因此增大，造成应用的不便和生产成本的浪费。

发明内容

本发明提供了一种时钟偏斜纠正方法及电路、终端设备，以解决现有时钟偏斜解决方法存在的限制全局时钟起点的问题。

本发明提供了一种用于可编程逻辑器件的时钟偏斜纠正方法，包括：

确定待进行时钟偏斜纠正的目标时序逻辑单元块，目标时序逻辑单元块包括至少两个设置在同一可编程逻辑器件内、且共用同一全局时钟源的时序逻辑单元块；

根据目标时序逻辑单元块中各时序逻辑单元块输入时钟的传输路径，确定目标时序逻辑单元块中参考时序逻辑单元块及纠正时序逻辑单元块；传输路径为时钟信号从全局时钟源到时序逻辑单元块的信号传输路径；

检测参考时序逻辑单元块输入时钟与纠正时序逻辑单元块输入时钟在相同时钟变化沿的时钟偏斜；

根据时钟偏斜，计算对纠正时序逻辑单元块输入时钟的纠正参数；

根据纠正参数，对纠正时序逻辑单元块输入时钟进行延时纠正。

进一步的，根据目标时序逻辑单元块中各时序逻辑单元块输入时钟的传输路径，确定目标时序逻辑单元块中参考时序逻辑单元块及纠正时序逻辑单元块包括:

获取各时序逻辑单元块输入时钟的传输路径的路径长度；

比较各时序逻辑单元块输入时钟的传输路径的路径长度；

将路径长度最大的传输路径对应的时序逻辑单元块，作为参考时序逻辑单元块，其他时序逻辑单元块作为纠正时序逻辑单元块。

进一步的，将路径长度最大的传输路径对应的时序逻辑单元块，作为参考时序逻辑单元块，其他时序逻辑单元块作为纠正时序逻辑单元块，包括：

若仅存在两种路径长度时，在延时纠正时，将路径长度最大的传输路径对应的时序逻辑单元块，作为参考时序逻辑单元块，其他时序逻辑单元块作为纠正时序逻辑单元块；

若存在至少三种路径长度时，在所有延时纠正中，将路径长度最大的传输路径对应的时序逻辑单元块，作为参考时序逻辑单元块，其他时序逻辑单元块作为纠正时序逻辑单元块；

或者，

若存在至少三种路径长度时，在第一次延时纠正中，将路径长度最大的传输路径对应的时序逻辑单元块，作为参考时序逻辑单元块，将路径长度第二大的传输路径对应的时序逻辑单元块，作为纠正时序逻辑单元块，进行第一次延时纠正；在第二次延时纠正中，将路径长度第二大的传输路径对应的时序逻辑单元块，作为参考时序逻辑单元块，将路径长度第三大的传输路径对应的时序逻辑单元块，作为纠正时序逻辑单元块，进行第二次延时纠正；依次循环，至所有的非路径长度最大的时序逻辑单元块都进行延时纠正。

进一步的，检测参考时序逻辑单元块输入时钟与纠正时序逻辑单元块输入时钟在相同时钟变化沿的时钟偏斜包括：