[发明专利]半导体装置及其制造方法

说明书

本发明公开了一种半导体装置及其制造方法，涉及半导体技术领域。该方法包括：提供衬底结构，其包括：具有第一和第二器件区的衬底、在第一器件区的上的第一伪栅结构、在第二器件区上的第二伪栅结构和在第一伪栅结构下方的LDD区；第一伪栅结构包括在第一器件区上的第一伪栅电介质层、在第一伪栅电介质层上的第一伪栅及其侧壁上的第一间隔物层；第二伪栅结构包括在第二器件区上的第二伪栅电介质层、在第二伪栅电介质层上的第二伪栅及其侧壁上的第二间隔物层；去除第一伪栅；对第一间隔物层进行回刻，以减小第一间隔物层的厚度；去除露出的第一伪栅电介质层，以形成第一沟槽；去除第二伪栅和露出的第二伪栅电介质层，以形成第二沟槽。

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体装置及其制造方法。

背景技术

随着金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor FieldEffect Transistor，MOSFET)关键尺寸的缩小，短沟道效应(Short Channel Effect，SCE)成为影响器件性能一个至关重要的因素。鳍式场效应晶体管(Fin Field EffectTransistor，FinFET)具有良好的栅控能力，能够有效地抑制短沟道效应。因此，在更小尺寸的半导体元件设计中通常采用FinFET器件。

对于片上系统(System on Chip，SOC)来说，可能需要同时制造不同类型的器件，例如，输入/输出(I/O)器件与内核(Core)器件需要同时制造。然而，发明人发现：为了控制内核器件的短沟道效应，需要较小的热预算。但是，较小的热预算会使得I/O器件的漏极轻掺杂(LDD)区与沟道区的交叠(overlap)范围比较小，这会降低I/O器件的可靠性。

对于同时制造的其他的两种类型的器件来说，可能也存在上面的问题。

发明内容

本发明的一个目的是提高器件的可靠性。

根据本发明的一个实施例，提供了一种半导体装置的制造方法，包括：提供衬底结构，所述衬底结构包括：具有第一器件区和第二器件区的衬底、在所述第一器件区的上的第一伪栅结构、在所述第二器件区上的第二伪栅结构、以及在所述第一伪栅结构下方的漏极轻掺杂LDD区；所述第一伪栅结构包括在所述第一器件区上的第一伪栅电介质层、在所述第一伪栅电介质层上的第一伪栅、以及在所述第一伪栅的侧壁上的第一间隔物层；所述第二伪栅结构包括在所述第二器件区上的第二伪栅电介质层、在所述第二伪栅电介质层上的第二伪栅、以及在所述第二伪栅的侧壁上的第二间隔物层；去除所述第一伪栅；对所述第一间隔物层进行回刻，以减小所述第一间隔物层的厚度；去除露出的第一伪栅电介质层，以形成第一沟槽；以及去除所述第二伪栅和露出的第二伪栅电介质层，以形成第二沟槽。

在一个实施例中，所述方法还包括：沉积栅极电介质层，以覆盖所述第一沟槽的底部和侧壁以及所述第二沟槽的底部和侧壁；以及在所述栅极电介质层上沉积栅极材料。

在一个实施例中，在沉积栅极电介质层之前，还包括：在所述第一沟槽的底部和所述第二沟槽的底部形成界面层。

在一个实施例中，在沉积栅极电介质层之前，还包括：在所述第一沟槽的底部形成栅极氧化物层。

在一个实施例中，所述第一器件区包括I/O器件区，所述第二器件区包括内核器件区。

在一个实施例中，所述第一器件区包括第一半导体区和在所述第一半导体区上的第一半导体鳍片；所述第二器件区包括第二半导体区和在所述第二半导体区上的第二半导体鳍片；其中，所述第一伪栅结构横跨在所述第一半导体鳍片上，所述第二伪栅结构横跨在所述第二半导体鳍片上。