[发明专利]一种沟槽肖特基势垒二极管芯片

说明书

技术领域

本发明属于半导体功率器件技术领域，特别适用于半导体功率二极管，更具体的说，涉及一种沟槽肖特基势垒二极管芯片。

背景技术

当前，功率半导体器件在电源转换领域的具有无可替代的作用，尤其低压降的整流二极管，由于它们拥有极低的正向导通压降、优异的高温工作特性、近乎理想的反向恢复特性，因而受到市场的广泛认可。肖特基二极管是利用金属和半导体接触的整流特性而进行工作的多数载流子器件，具有正向压降低、反向恢复电流小、开关速度快、功耗低等特点，目前广泛应用于开关电源、变频器、适配器、驱动器等领域。

由于传统的平面肖特基二极管的反向偏压低、反向漏电大，目前主要被沟槽MOS结构肖特基二极管所替代。沟槽MOS结构肖特基二极管在反偏时相邻沟槽间耗尽层发生夹断，可增加反向电压、降低反向漏电流。

沟槽MOS结构肖特基势垒二极管芯片在工艺加工时，加工条件要求极其苛刻。首先，由于加工线条尺寸的减小，对光刻线条控制难度增大；其次，沟槽的刻蚀形状会影响器件的性能，对沟槽刻蚀的纵宽比、低部形貌等要求变高；最后，肖特基势垒接触区加工难度明显提高，再次要求刻蚀工序要有较高的加工水平；综合以上几种因素，导致沟槽肖特基势垒二极管芯片的加工难度显著增加。其中，刻蚀工序的需求矛盾尤其明显，因此有必要适当增加刻蚀工序的加工余量，从而提高产品制造良率。

传统沟槽肖特基势垒二极管芯片结构参看图1，在N型重掺杂衬底1上生长一层N型轻掺杂外延层2，在N型轻掺杂外延层2内设有沟槽3，在沟槽3表面设有氧化层4，在沟槽3内除去氧化层4的其它区域设有多晶硅5，在N型轻掺杂外延层2上表面设有肖特基势垒层6，在肖特基势垒层6以及多晶硅5上表面设有正面金属7，在N型重掺杂衬底1下表面设有背面金属8。由于传统的沟槽呈U型结构，沟槽开口处宽度与沟槽本体宽度一致，在加工时会造成余量小，加工难度高等一些加工缺陷，从而导致产品良品率很低，造成高成本，高价格。本发明针对现有技术的不足，提出一种显著提高产品制造良率的沟槽肖特基势垒二极管芯片。

发明内容

本发明所要解决的技术问题是提供一种沟槽肖特基势垒二极管芯片，其能够显著提升降低工艺难度，提高产品良品率。

为解决上述技术问题，本发明提供的技术方案是一种沟槽肖特基势垒二极管芯片，其包括N型重掺杂衬底，及在其上生长的一层N型轻掺杂外延层，在所述N型轻掺杂外延层内设有沟槽，在所述沟槽表面设有氧化层，在所述沟槽内的空腔中填充有多晶硅，在所述N型轻掺杂外延层上表面设有肖特基势垒层，在所述肖特基势垒层以及所述多晶硅上表面设有正面金属，在所述N型重掺杂衬底下表面设有背面金属，其特征在于所述沟槽包括沟槽开口、沟槽本体和沟槽底部，所述沟槽开口处宽度大于所述沟槽本体宽度，在所述沟槽本体及沟槽底部内设置有所述多晶硅，在所述沟槽开口处设置有所述正面金属。

所述沟槽开口处呈喇叭形或圆弧形。

所述沟槽开口处宽度比沟槽槽体宽度宽400~4000Å。

本发明的沟槽肖特基势垒二极管芯片结构中，采用喇叭形、圆弧形或其他特殊形状的沟槽开口，能够在保持相同的参数水平下，有效提高接触孔刻蚀的加工余量，从而提高沟槽肖特基势垒二极管芯片的制造良品率。同时，本发明的沟槽开口通过自对准刻蚀工艺形成，因此不会增加额外的光刻成本，相对增加的制造成本几乎可以忽略，具有明显的费效比。

附图说明

图1，传统沟槽肖特基势垒二极管芯片结构剖面示意图。

图2，本发明沟槽肖特基势垒二极管芯片结构剖面示意图。

具体实施方式

针对上述技术方案，现举一较佳实施例并结合图示进行具体说明。参看图2，本发明的沟槽肖特基势垒二极管芯片，其主要包括N型重掺杂硅衬底、N型轻掺杂外延层、沟槽、氧化层、多晶硅、肖特基势垒层、正面金属、背面金属，其中：

N型重掺杂半导体作为器件的N型重掺杂衬底1、在N型重掺杂衬底上外延生长有N型轻掺杂外延层2，在N型轻掺杂外延层中设有沟槽3。在沟槽内表面设有氧化层4。沟槽3包括沟槽底部、沟槽本体和沟槽开口，沟槽开口呈喇叭形、圆弧形或其他形状等开放形开口，沟槽开口的上端面的宽度最大，沟槽开口处的宽度大于沟槽本体宽度，沟槽开口处宽度比沟槽槽体宽度宽400~4000Å。在沟槽本体及沟槽底部的空腔中填充有多晶硅5。在沟槽两侧N型轻掺杂外延层的上表面设置有肖特基势垒层6，在肖特基势垒、沟槽开口处以及沟槽本体内填充的多晶硅上表面上设有相连接的正面金属7。在N型重掺杂衬底下表面设有背面金属8。