[发明专利]一种用于IO电路的上拉电路

权利要求书

1.一种用于IO电路的上拉电路，其特征在于，包括：

访问控制模块和上拉模块，串联于IO端口和IO电源之间；

开关模块，所述开关模块用于根据IO端口信号以及接收到的第一接口信号产生访问控制信号，当所述IO端口处于输入或浮空状态时，IO端口信号的电压值和所述第一接口信号相等，所述访问控制信号大于等于所述IO端口信号与预设阈值电压的差值，所述IO端口信号为所述IO端口上的信号；

其中，所述上拉模块的开关状态由接收到的上拉控制信号控制；

在所述IO端口处于输入或浮空状态时，所述访问控制模块在所述访问控制信号和接收到的第二接口信号控制下截止或导通，所述第二接口信号的电压值等于所述IO电源的电压值和所述IO端口信号的电压值中较大的一个；所述访问控制模块包括：

第一PMOS管，所述第一PMOS管的栅极与所述开关模块耦接，所述第一PMOS管的衬底用于接收所述第二接口信号，所述第一PMOS管的源极直接或间接的与所述IO电源耦接，所述第一PMOS管的漏极直接或间接的与所述IO端口耦接；

所述上拉模块包括：

第二PMOS管，所述第二PMOS管的栅极用于接收所述上拉控制信号，所述第二PMOS管的源极直接或间接的与所述IO电源耦接，所述第二PMOS管的漏极直接或间接的与所述IO端口耦接。

2.根据权利要求1所述的用于IO电路的上拉电路，其特征在于，所述开关模块包括：

相互串联的至少一个NMOS管，每个所述NMOS管的栅极均与所述IO端口耦接，其中，第一个所述NMOS管的源极用于接收所述第一接口信号，后一个所述NMOS管的源极与前一个所述NMOS管的漏极耦接，最后一个所述NMOS管的漏极与所述访问控制模块耦接。

3.根据权利要求2所述的用于IO电路的上拉电路，其特征在于，所述开关模块包括的所述NMOS管的数量根据所述IO端口浮空时所述IO端口信号的上拉电压和当所述IO端口信号的电压值高于所述IO电源的电压值时从所述IO端口流向所述IO电源的漏电流折衷决定。

4.根据权利要求1所述的用于IO电路的上拉电路，其特征在于，还包括：

信号产生模块，用于产生所述第一接口信号以及所述第二接口信号。

5.根据权利要求4所述的用于IO电路的上拉电路，其特征在于，所述信号产生模块包括：

容限信号产生单元，用于在所述IO电源正常供电且所述IO端口信号的电压值高于所述IO电源的电压值时，产生所述第一接口信号以及所述第二接口信号。

6.根据权利要求5所述的用于IO电路的上拉电路，其特征在于，所述容限信号产生单元包括：

第三PMOS管、第四PMOS管、第五PMOS管、第三NMOS管以及第四NMOS管，其中：

所述第三PMOS管的源极以及所述第四PMOS管的栅极相连并与所述IO电源耦接，所述第四PMOS管的漏极、所述第五PMOS管的源极以及所述第三PMOS管的栅极相连并与所述IO端口耦接，所述第三PMOS管的漏极和衬底与所述第四PMOS管的源极和衬底以及所述第五PMOS管的衬底耦接，以根据所述IO端口信号的电压值与所述IO电源的电压值中较高的一个确定所述第二接口信号；

所述第三NMOS管的栅极与所述IO电源耦接，所述第五PMOS管的漏极与所述第三NMOS管的漏极耦接并用于产生所述第一接口信号；

所述第三NMOS管的源极与所述第四NMOS管的漏极耦接，所述第三NMOS管的衬底与所述第四NMOS管的源极相连并接地；

所述第四NMOS管的栅极用于接收第一IO控制信号。

7.根据权利要求6所述的用于IO电路的上拉电路，其特征在于，所述容限信号产生单元还包括：

反相器，所述反相器耦接于所述IO电源与内核电源之间，其中，所述反相器的输入端用于接收第二IO控制信号，所述反相器的输出端耦接于所述第五PMOS管的栅极。