[发明专利]一种FPGA异构加速计算装置及系统

说明书

技术领域

本发明涉及大数据处理技术领域，特别是涉及一种FPGA异构加速计算装置。本发明还涉及一种FPGA异构加速计算系统。

背景技术

Spark是UC Berkeley AMP lab所开源的类Hadoop MapReduce的通用并行框架，能更好地适用于数据挖掘与机器学习等需要迭代的MapReduce的算法，可用来构建大型的、低延迟的数据分析应用程序。Spark作为计算框架，为上层多种应用提供服务。MLlib是Spark的机器学习库，是Spark的核心部件之一，MLlib机器学习的性能、功耗等等指标，不仅涉及大数据处理系统的价值，而且直接影响大数据处理平台的任务调度和管理以及数据吞吐率。GMM(Gaussian Mixture Model，高斯混合聚类)算法是大数据处理中的机器学习库中重要聚类算法，所以提GMM算法的实现速度有利于提高MLlib机器学习的性能。

现有技术中在进行大数据处理时主要是通过服务器(例如CPU)来实现GMM算法。一般情况下，CPU在处理数据时需要接收多条指令，并依次执行各条指令后才能完成对数据的处理，在处理大量数据时CPU就需要接收并执行更多的指令来完成对大量数据的处理，导致在通过CPU来实现GMM算法时实现有较低的性能极限。

因此，如何提供一种解决上述技术问题的FPGA异构加速计算装置及系统成为本领域的技术人员目前需要解决的问题。

发明内容

本发明的目的是提供一种FPGA异构加速计算装置，在对大数据进行处理时可获得较高的性能，处理周期较短；本发明的另一目的是提供一种包括上述FPGA异构加速计算装置的系统，其在对大数据进行处理时处理可获得较高的性能，处理周期较短。

为解决上述技术问题，本发明提供了一种FPGA异构加速计算装置，所述装置包括FPGA芯片、接口及设置于所述FPGA芯片上的GMM计算电路，其中：

所述GMM计算电路，用于实现GMM算法；

所述FPGA芯片，用于启动后通过所述接口接收主机端发送的待处理数据，并通过所述GMM计算电路对所述待处理数据进行处理，得到处理结果，以便所述主机端通过所述接口获取所述处理结果。

优选的，所述装置还包括板载存储器，用于接收并缓存所述主机端发送的所述待处理数据；及用于存储所述处理结果；

则相应的所述FPGA芯片接收主机端发送的待处理数据的过程具体为：获取所述板载存储器中的所述待处理数据。

优选的，所述GMM计算电路包括：

对称矩阵秩1运算子电路，用于接收所述待处理数据，所述待处理数据为n个元素构成的向量，依据计算公式对所述待处理数据进行逻辑运算，得到本次迭代运算的权值，所述计算公式为A:＝alpha*x*x**T+A，其中，alpha为给定实数标量；x为待处理数据，x**T为x的转置，A为n*n对称矩阵；还用于依据第一控制指令结束运算；

GMM权值更新子电路，用于将每一次迭代生成的新权值更新上一次迭代生成的权值；还用于依据第二控制指令结束更新；

迭代控制子电路，用于当运算满足预设条件时生成并发送所述第一控制指令和所述第二控制指令。

优选的，预设条件为运算次数达到第一预设值。

优选的，预设条件为运算得到的权值小于第二预设值。

优选的，所述板载存储器为DDR3存储器或DDR4存储器。

优选的，所述接口为PCIE接口。

优选的，如上述任意一项所述的FPGA异构加速计算装置，所述FPGA异构加速计算装置为扩展卡式设计的装置。

为解决上述技术问题，本发明提供了一种FPGA异构加速计算系统，所述系统包括主机端和如上述任意一项所述的FPGA异构加速计算装置，所述FPGA异构加速计算装置通过该装置中的接口与所述主机端连接。

优选的，所述主机端包括数据传输管理模块，用于获取待处理数据，并判断所述待处理数据是否已缓存在所述FPGA异构加速计算装置的板载存储器中，如果是，不发送所述待处理数据，否则，发送所述待处理数据。

优选的，所述判断所述待处理数据是否已缓存在所述FPGA异构加速计算装置的板载存储器中的过程具体为：

获取所述待处理数据的编号，并以判断所述编号是否已保存在所述数据库中，如果是，则所述待处理数据已缓存在所述FPGA异构加速计算装置的板载存储器中，否则，所述待处理数据未缓存在所述FPGA异构加速计算装置的板载存储器中。