[发明专利]一种位线地址选择电路及非易失性存储器

说明书

本发明提供一种位线地址选择电路及非易失性存储器，所述位线地址选择电路用于具有至少双存储体的非易失性存储器，包括比较放大器，还包括至少第一位线地址选择器和至少第二位线地址选择器，其中，所述第一位线地址选择器连接所述比较放大器的同相输入端和第一存储体，所述第二位线地址选择器连接所述比较放大器的反相输入端和第二存储体，所述第一位线地址选择器和所述比较放大器的同相输入端通过第一开关连接至参考电流，所述第二位线地址选择器和所述比较放大器的反相输入端通过第二开关连接至所述参考电流。本发明的位线地址选择电路利用非对称的Bank数据来抵消比较放大器的非对称，从而可取消传统YMUX中对Bank的选择级，只保留至少一个对位线的地址译码选择级，提高了位线预充电的速度，比较放大器输出的结果经过驱动放大后直接输出。

技术领域

本发明涉及存储器领域，具体而言涉及一种位线地址选择电路及非易失性存储器。

背景技术

现在，高速Flash已经成为客户消费需求的方向。Flash等非易失性存储器(NVM)的数据读取时间通常由四部分组成：地址译码、位线预充电、cell(位元)电流信号放大、数据比较并输出。其中，地址译码和数据比较并输出所用的时间占整体读取时间的比重较小，cell电流信号放大所用的时间受工艺的影响比较大，可进行优化的空间有限。因此，高速Flash的数据读取时间中，优化位线预充电的速度是很重要的一部分。

目前高速Flash的设计中，通常采用双Bank(存储体)的设计方法，读取其中一个Bank的地址时，另一个Bank作为参考存储体，这是一种有效抵消噪声干扰的设计方法。这种基于双Bank的设计，YMUX(位线地址选择器)采用多级设计，需要有一级专门用于选择哪个Bank是有效的，而YMUX的级数越多，则位线预充电的速度越慢。而数据比较输出的过程中，可能还需要对上下Bank的比较结果再做一次选择，导致存在一级逻辑延时。

因此，为了解决上述问题，有必要提出一种新型的位线地址选择电路及包含该电路的非易失性存储器，以提高数据读取速度。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明一方面提供一种用于具有至少双存储体的非易失性存储器的位线地址选择电路，包括比较放大器，其特征在于，还包括至少第一位线地址选择器和至少第二位线地址选择器，其中，所述第一位线地址选择器连接所述比较放大器的同相输入端和所述非易失性存储器的第一存储体，所述第二位线地址选择器连接所述比较放大器的反相输入端和所述非易失性存储器的第二存储体，

所述第一位线地址选择器和所述比较放大器的同相输入端通过第一开关连接至参考电流，所述第二位线地址选择器和所述比较放大器的反相输入端通过第二开关连接至所述参考电流。

进一步地，所述第一存储体和所述第二存储体之一有效。

进一步地，当第一开关闭合，第二开关断开时，所述第一存储体有效；当所述第二开关闭合，所述第一开关断开时，所述第二存储体有效。

进一步地，所述第一位线地址选择器和所述第二位线地址选择器均连接使能信号。

在本发明的一个实施例中，所述位线地址选择电路还包括位线预充电模块，其中所述比较放大器的同相输入端和反相输入端均连接至所述位线预充电模块。

在本发明的一个实施例中，所述位线地址选择电路还包括缓冲器，所述缓冲器的输入端连接至所述比较放大器的输出端。

在本发明的一个实施例中，所述第一位线地址选择器包括第一PMOS管，所述第二位线地址选择器包括第二PMOS管，其中：

所述第一PMOS管的源极连接所述比较放大器的同相输入端，漏极连接所述第一存储体，