[发明专利]封装基板及其制作方法

说明书

本发明公开了一种封装基板及其制作方法。该封装基板包括：一介电材料主体；一第一电路元件，设置于该介电材料主体内，并具有位于该第一电路元件上侧面的一第一连接端及一第二连接端；一第二电路元件，设置于该介电材料主体内，并具有位于该第二电路元件上侧面的一第三连接端；一第一导电柱，形成于该介电材料主体内并连接至该第一连接端；一第一打线接合导线，连接该第二连接端及该第三连接端；以及一重布线层，形成于该介电材料主体上，并包含一第一重布线导线，第一重布线导线连接至该第一导电柱；该第一连接端及该第二连接端位于该介电材料主体内的一第一深度，该第三连接端位于该介电材料主体内的一第二深度，且该第一深度不同于该第二深度。

技术领域

本发明涉及一种晶圆级封装基板及其制作方法。

背景技术

新一代电子产品不仅追求轻薄短小的高密度，更有朝向高功率发展的趋势；因此，集成电路(Integrated Circuit，简称IC)技术及其后端的芯片封装技术亦随之进展，以跟随新一代电子产品的发展趋势。

目前晶圆级封装(Wafer-Level Package，简称WLP)的制作方式如图1a、图1b和图1c所示，先在附加电路板11形成黏接层18，如图1a所示；接着将半导体芯片13或电子元件15的接脚16朝下并通过该黏接层18而黏贴于该附加电路板11，再以铸模技术使铸模化合物12包覆及封装该半导体芯片13或电子元件15，如图1b所示；在去除该附加电路板11及该黏接层18之后，将该半导体芯片13、该电子元件15及该铸模化合物12的组合结构20上下翻转，使得重布线层(ReDistribution Layer，简称RDL)17可制作于该组合结构20的上表面21之上，如图1c所示。

倘若欲以一般现有的微影蚀刻技术制作该重布线层17于该组合结构20的上表面21上，则该上表面21必须能提供很高的平坦度。然而，为了达到上述对该上表面21平坦度的要求，该附加电路板11及该黏接层18必须采用较为昂贵的，且该半导体芯片13及该电子元件15必须以精准而慢速的方式黏贴于该黏接层18；这都会提高封装元件的制造成本。因此，有必要发展新的封装基板技术，以解决上述问题。

发明内容

为达到上述目的，本发明提供一种封装基板，其包含：一介电材料主体；一第一电路元件，设置于该介电材料主体内，并具有位于该第一电路元件上侧面的一第一连接端及一第二连接端；一第二电路元件，设置于该介电材料主体内，并具有位于该第二电路元件上侧面的一第三连接端；一第一导电柱，形成于该介电材料主体内并连接至该第一连接端；一第一打线接合导线，连接该第二连接端及该第三连接端；以及一重布线层，形成于该介电材料主体上，并包含一第一重布线导线，该第一重布线导线连接至该第一导电柱；其中，该第一连接端及该第二连接端位于该介电材料主体内的一第一深度，该第三连接端位于该介电材料主体内的一第二深度，且该第一深度不同于该第二深度。

在本发明的一实施例中，该第一打线接合导线的组成材料包含金、银、铜及其组合或合金。

在本发明的一实施例中，该第一电路元件为半导体芯片或电子元件，且该第二电路元件为半导体芯片或电子元件。

在本发明的一实施例中，该第二电路元件进一步包含位于该第二电路元件上侧面的一第四连接端，该重布线层进一步包含一第二重布线导线，且该封装基板进一步包含一第二导电柱，该第二导电形成于该介电材料主体内并连接该第四连接端与该第二重布线导线。

在本发明的一实施例中，该第二电路元件进一步包含位于该第二电路元件上侧面的一第四连接端，且该封装基板进一步包含：

一第三电路元件，设置于该介电材料主体内，并具有位于该第三电路元件上侧面的一第五连接端；以及

一第二打线接合导线，连接该第四连接端及该第五连接端。

在本发明的一实施例中，封装基板进一步包含一绝缘保护层，该绝缘保护层形成于该介电材料主体下方。