[发明专利]Ge场效应晶体管(FET)和制造方法

说明书

本申请涉及Ge场效应晶体管(FET)和制造方法。揭示了场效应晶体管(FET)，其包括：包含锗(Ge)的有源区；以及有源区上的栅堆叠。栅堆叠包括：包含Si的钝化层；钝化层上的界面电介质层，其包含SiOx，其中x是大于0的整数；界面电介质层上的电介质包覆层，其包含形成界面偶极的材料；电介质包覆层上的高k电介质层；以及高k电介质层上的栅电极层。

发明领域

本发明涉及半导体器件领域及其制造方法。

此外，本发明还涉及包含锗(Ge)作为通道材料的晶体管及其制造方法。

发明背景

由于金属氧化物半导体(MOS)器件的不断规模化，常规的SiO₂/多晶硅结构被高k电介质和金属栅堆叠所替代。但是，将这种高k/金属栅整合到MOS 器件中还引起诸如平带偏移和阈值电压增加等严重挑战。

此外，对于低于1纳米等效氧化物厚度(EOT)Si基金属氧化物半导体场效应晶体管(MOSFET)，偏压温度不稳定性(BTI)是限制器件可靠性的最关键问题之一。由于BTI所导致的MOSFET非理想行为基本上是由半导体通道与栅电介质层之间的界面处以及栅电介质层内部的缺陷所决定的。

与此同时，在未来装置技术节点中，正考虑使用高迁移率通道材料来进一步强化器件性能。锗(Ge)对于此类高迁移率n型MOSFET是具有吸引力的通道材料。在电子器件会议(IEDM)，2014年IEEE国际，第34.4.1至34.4.4 页，G.Groeseneken等人的《用于超越硅器件的先进栅堆叠的BTI可靠性：挑战与机遇(BTI reliability of advanced gate stacksfor Beyond-Silicon devices:challenges and opportunities)》中，回顾了基于Si和(Si)Ge的低于1纳米等效氧化物厚度(EOT)MOSFET器件中的BTI。文章揭示了对于pMOS和nMOS 这两种器件，具有栅堆叠(其在Ge通道层与高k栅电介质层之间包含较厚(1 nm或更厚)的硅(Si)钝化层(Ge/Si盖层/SiO2/HfO2))的Ge基器件的BTI 可靠性的改善。对于pMOSGe/Si盖层/SiO2/HfO2器件，NBTI可靠性是良好至优秀的，而对于nMOS Ge/Si盖层/SiO2/HfO2器件，PBTI可靠性是足够的。另一方面，Pourtois等人通过模拟显示，Si钝化层需要减薄成数纳米的层(ML)，以获得对于Ge的高电子迁移率。

存在对于如下晶体管的需求，其相比于现有技术晶体管具有更好的性能和迁移率，还具有足够的BTI可靠性。

发明内容

本发明的特定实施方式的目的是提供具有高性能、高迁移率和优异的BTI 可靠性的晶体管。

本发明的特定实施方式的另一个目的是提供用于制造具有高性能、高迁移率和优异的BTI可靠性的晶体管的方法。

通过根据本发明实施方式的装置和方法实现了上述目的。

在所附的独立权利要求和从属权利要求中列出了本发明的具体和优选的方面。从属权利要求的特征可以与独立权利要求的特征以及其他独立权利要求的特征适当地相结合，并且不仅仅是权利要求所明确阐述的。

本发明的第一个方面涉及场效应晶体管(FET)。FET包括：有源区，其包含锗(Ge)；以及有源区上的栅堆叠。栅堆叠包括：包含Si的钝化层；钝化层上的界面电介质层，其包含SiOx，其中x是大于0的整数；界面电介质层上的电介质包覆层，其包含形成界面偶极的材料；电介质包覆层上的高k电介质层；高k电介质层上的栅电极层。

根据本文的FET的优势在于，其具有优异的迁移率和BTI可靠性性质。更具体来说，FET具有优异的电子迁移率和PBTI可靠性。

根据本文实施方式的FET的优势在于，相比于现有技术FET器件，其具有改善的亚阈值斜率(SS)。