[发明专利]一种半导体器件及其制造方法在审
| 申请号： | 201611099583.3 | 申请日： | 2016-12-02 |
| 公开（公告）号： | CN108155145A | 公开（公告）日： | 2018-06-12 |
| 发明（设计）人： | 武咏琴;孙武 | 申请（专利权）人： | 中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司 |
| 主分类号： | H01L21/768 | 分类号： | H01L21/768;H01L23/538 |
| 代理公司： | 北京市磐华律师事务所 11336 | 代理人： | 董巍;高伟 |
| 地址： | 201203 *** | 国省代码： | 上海;31 |
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| 摘要： | |||
| 搜索关键词： | 硬掩膜 叠层 通孔 半导体器件 层间介电层 前端器件层 刻蚀 金属 制造 金属硬掩膜层 定义沟槽 金属互连 通孔开口 铜籽晶层 介电层 图案化 去除 掩膜 填充 开口 图案 | ||
1.一种半导体器件的制造方法，其特征在于，包括：
提供前端器件层，并在所述前端器件层上形成层间介电层；
在所述层间介电层上形成金属硬掩膜叠层；
图案化所述金属硬掩膜叠层，使其具有定义沟槽图案的开口；
执行刻蚀，以在所述层间介电层中形成部分通孔；
以所述金属硬掩膜叠层为掩膜刻蚀所述层间介电层，以形成沟槽，同时继续刻蚀所述部分通孔，使其与前端器件层相连；
去除所述金属硬掩膜叠层；
在所述沟槽及通孔中形成金属互连。
2.根据权利要求1所述的方法，其特征在于，所述金属硬掩膜叠层为双层结构。
3.根据权利要求2所述的方法，其特征在于，所述金属硬掩膜叠层包括TiN层及形成于所述TiN层上的Ti层。
4.根据权利要求3所述的方法，其特征在于，所述TiN层与所述Ti层的厚度比为0.5-2。
5.根据权利要求1所述的方法，其特征在于，所述层间介电层为低K介电层或超低K介电层。
6.根据权利要求3所述的方法，其特征在于，使用H2O2溶液移除所述硬掩膜叠层。
7.根据权利要求6所述的方法，其特征在于，所述H2O2溶液的浓度为3％～15％。
8.根据权利要求3所述的方法，其特征在于，使用HF或H2SO4溶液移除所述硬掩膜叠层。
9.根据权利要求1所述的方法，其特征在于，图案化所述金属硬掩膜叠层的步骤包括：
在所述金属硬掩膜叠层上形成具有沟槽图案的第一掩膜层；
以所述第一掩膜层为掩膜刻蚀所述金属硬掩膜叠层；
移除所述第一掩膜层。
10.根据权利要求9所述的方法，其特征在于，所述第一掩膜层包括依次形成的ODL层、Si抗反射层及具有沟槽图案的光刻胶层。
11.根据权利要求1所述的方法，其特征在于，在所述层间介电层中形成部分通孔的步骤包括：
在所述金属硬掩膜叠层上形成具有通孔图案的第二掩膜层；
以所述第二掩膜层为掩膜，依次刻蚀所述金属硬掩膜叠层及所述层间介电层，以在所述层间介电层中形成部分通孔；
移除所述第二掩膜层。
12.根据权利要求11所述的方法，其特征在于，所述第二掩膜层包括依次形成的ODL层、Si抗反射层及具有通孔图案的光刻胶层。
13.一种半导体器件，其特征在于，其采用权利要求1-12之一所述的方法制造。
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
