[发明专利]具有3D结构的半导体存储器装置

权利要求书

1.一种具有三维结构的半导体存储器装置，其包括：

单元区域，其设置在衬底上方、包括单元结构，所述单元结构包括交替地堆叠在所述衬底上的多个单元栅极导电膜和多个绝缘膜；

外围电路区域，其设置在所述衬底和所述单元区域之间，所述外围电路区域包括：外围电路元件，以及适于电联接所述外围电路元件和虚拟沟道膜的下部布线结构；

上部布线结构，其设置在所述单元区域上方；

主沟道膜和所述虚拟沟道膜，其通过所述单元结构形成，其中所述虚拟沟道膜适于电联接所述上部布线结构和所述外围电路区域；

垂直接触部，适于电联接所述虚拟沟道膜和所述下部布线结构；和

半导体图案，其设置在所述外围电路区域和所述单元区域之间并且具有使所述垂直接触部穿过的开口，其中所述开口与所述虚拟沟道膜重叠，

其中所述主沟道膜和所述虚拟沟道膜相对于所述衬底在所述单元结构的所述多个单元栅极导电膜和所述多个绝缘膜的最上层膜的上方延伸。

2.根据权利要求1所述的半导体存储器装置，其中所述上部布线结构由具有比所述下部布线结构低的电阻的导电材料形成。

3.根据权利要求1所述的半导体存储器装置，其中所述半导体图案包括电联接至所述主沟道膜的共源极区域。

4.根据权利要求1所述的半导体存储器装置，其中所述半导体图案包括其中形成有管线沟道膜的管栅电极，所述管线沟道膜电联接两个或更多个主沟道膜。

5.根据权利要求1所述的半导体存储器装置，其中所述外围电路元件包括第一外围电路元件和适于接收从所述第一外围电路元件输出的信号的第二外围电路元件，并且

其中所述虚拟沟道膜包括：

适于电联接所述第一外围电路元件和所述上部布线结构的第一虚拟沟道膜；以及

适于电联接所述第二外围电路元件和所述上部布线结构的第二虚拟沟道膜。

6.根据权利要求5所述的半导体存储器装置，其中所述上部布线结构包括具有电联接至所述第一虚拟沟道膜的一端以及面向所述一端电联接至所述第二虚拟沟道膜的另一端的虚拟位线。

7.根据权利要求6所述的半导体存储器装置，其中所述虚拟位线包括熔丝。

8.根据权利要求7所述的半导体存储器装置，其中所述上部布线结构包括：

电联接至所述第一虚拟沟道膜的第一虚拟位线；

电联接至所述第二虚拟沟道膜的第二虚拟位线；以及

设置在所述第一虚拟位线和所述第二虚拟位线上方的上部布线层，其适于电联接所述第一虚拟位线和所述第二虚拟位线。

9.根据权利要求8所述的半导体存储器装置，其中所述上部布线层在与所述位线以及所述第一虚拟位线和所述第二虚拟位线垂直的方向上延伸。

10.根据权利要求8所述的半导体存储器装置，其中所述上部布线层包括熔丝。

11.根据权利要求1所述的半导体存储器装置，其中所述上部布线结构进一步包括：

电联接至所述主沟道膜的位线；

电联接至所述虚拟沟道膜的虚拟位线；

设置在所述位线和所述虚拟位线上方并且电联接至所述虚拟位线的上部布线层；以及

设置在所述上部布线层上方并且电联接至所述上部布线层的外部连接焊盘。

12.根据权利要求11所述的半导体存储器装置，其中所述上部布线结构进一步包括形成在与位线和虚拟位线相同层的共源极线，并且

所述虚拟位线设置在所述位线和所述共源极线之间。