[发明专利]半导体器件和方法

说明书

本发明实施例提供了半导体器件及其制造方法，由此支撑结构用于为导电元件提供额外的支撑以消除或减少缺陷结构的形成，从而使得导电元件可形成为具有更薄的结构而不遭受不利结构。

技术领域

本发明实施例涉及半导体器件和方法。

背景技术

自从发明集成电路(IC)以来，由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体产业已经经历了快速增长。在大多数情况下，集成密度的这种改进来自最小部件尺寸的不断减小，这允许将更多的组件集成到给定区域内。

然而，仅减小晶体管、二极管、电阻器、电容器等的最小部件尺寸仅仅是在试图减小半导体器件的整体尺寸中的可以被改进的一个方面。目前回顾的其他方面包括半导体器件的其他方面。正在研究在这些其他结构上的改进以减小尺寸。

发明内容

根据本发明的一些实施例，提供了一种半导体器件，包括：第一再分布层，位于衬底上方；保护层，位于所述第一再分布层上方，所述保护层包括第一材料；第一导电材料，延伸穿过所述保护层中的第一开口以制造与所述第一再分布层的电连接，所述第一导电材料在所述保护层上方具有小于3μm的第一厚度；以及支撑结构，位于所述第一导电材料和所述第一再分布层之间，其中，所述支撑结构包括所述第一材料并且在顶视图中位于所述第一导电材料的中心。

根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：在再分布层上方沉积介电层，所述介电层包括第一介电材料；形成穿过所述介电层的至少一个开口，其中，形成所述至少一个开口留下了位于所述至少一个开口的分离部分之间的所述第一介电材料的支撑结构；以及在所述至少一个开口中沉积导电材料并且所述导电材料也至少部分地位于所述介电层上方，其中，沉积所述导电材料在所述介电层上方将所述导电材料沉积至不大于3μm的厚度。

根据本发明的又一些实施例，还提供了一种制造半导体器件的方法，所述方法包括：在介电层上方沉积晶种层，其中，所述晶种层的第一部分在第一点处与再分布层物理接触，所述晶种层的第二部分在第二点处与所述再分布层物理接触，所述第二点与所述第一点电连接，并且所述介电层的第三部分位于所述第一点和所述第二点之间；在所述晶种层上方应用并图案化光刻胶；以及在所述光刻胶内的所述晶种层上镀导电材料，其中，在镀的所述导电材料的一端处，所述导电材料和所述晶种层在所述介电层上方具有小于3μm的组合厚度。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1示出了根据一些实施例的位于再分布层上方的聚合物层的形成。

图2示出了根据一些实施例的晶种层的形成。

图3A至图3C示出了根据一些实施例的第一导电元件的形成。

图4示出了根据一些实施例的光刻胶的去除。

图5示出了根据一些实施例的测试。

图6示出了根据一些实施例的覆盖层的去除。

图7至图9示出了根据一些实施例的集成扇出结构的形成。

具体实施方式