[发明专利]FC链路弹性缓冲区电路

说明书

本发明提供一种FC链路弹性缓冲区电路，包括：写数据接口(1)、IDLE检测电路(2)、写指针控制电路(3)、格雷码转换电口(4)、IDLE标志存储器电路(5)、数据存储器电路(6)、读写指针比较电路(7)、当前数据是IDLE检测电路(8)、下一个数据是IDLE检测电路(9)、读指针加3电路(10)、读指针控制电路(11)、读数据接口(12)。本发明通过硬件电路自动检测FC链路接收数据缓冲区空、满状态，管理FC端口接收端数据的连续写入和弹性读出操作，校正接收缓冲区读、写时钟之间的时钟频率累积偏差，完成发送、接收端口数据传输速率精确匹配，防止接收缓冲区上溢和下溢引起的数据损坏，保证接收数据的完整性，实现FC链路数据高速、高可靠传输。

技术领域

本发明属于计算机技术领域，尤其设计一种FC链路弹性缓冲区电路。

背景技术

随着FC技术发展和应用的日趋成熟，使得以FC网络作为机载环境中的主干网络成为可能。FC网络搭建过程中大量使用到FC节点机、FC交换机等设备，虽然所有通信设备必须工作在同一频率，但是由于时钟相位的差异，以及晶振生产制造过程中工艺的因素，两个时钟频率被允许有一定的误差。

FC网络协议规定的时钟的误差为±100×10^-6，即在每一百万和理想的时钟周期的时间范围内允许±100个时钟周期的偏差。最坏情况下，两个不同的晶振可能存在的最大误差为200×10^-6，累积10^-6/200＝5000个时钟周期会产生一个时钟周期的偏移。

对于高速传输的连续的数据流，用于缓存接收数据的缓冲区，数据的写时钟来源于从接收数据中恢复出的发送端时钟，读时钟来源于接收端本地晶振产生的时钟，如果不能正确处理写时钟和读时钟之间的累积时钟周期偏移，将会导致数据接收缓冲区的溢出，损坏接收到的数据或者产生数据丢失，严重影响系统通信的功能和性能。

发明内容

发明目的：本发明的目的是提供一种FC链路弹性缓冲区电路，通过对缓冲区的写操作和读操作进行控制，校正数据接收端缓冲区写时钟和读时钟的频率累积差异，解决FC端口设计过程中由于频率累积偏差而导致的数据损坏或者丢失。

技术方案：本发明提供一种FC链路弹性缓冲区电路，包括写数据接口1、IDLE检测电路2、写指针控制电路3、第一格雷码转换电路4-1、第一格雷码转换电路4-2、第一格雷码转换电路4-3、IDLE标志存储器电路5、数据存储器电路6、读写指针比较电路7、当前数据是IDLE检测电路8、下一个数据是IDLE检测电路9、读指针加3电路10、读指针控制电路11、读数据接口12，

其中写数据接口1、IDLE检测电路2、写指针控制电路3、第一格雷码转换电路4-1、IDLE标志存储器电路5、数据存储器电路6，完成写时钟域下，写数据接口1输入数据到IDLE标志存储器电路5和数据存储器电路6的写入操作；

第二格雷码转换电路4-2、第三格雷码转换电路4-3、IDLE标志存储器电路5、数据存储器电路6、读写指针比较电路7、当前数据是IDLE检测电路8、下一个数据是IDLE检测电路9、读指针加3电路10、读指针控制电路11以及读数据接口12，完成读时钟域下，有效数据从读数据接口12输出操作，通过仅在读时钟域对读数据指针进行控制，实现接收端口数据缓冲的弹性控制，防止缓冲区的上溢和下溢造成的数据丢失。

所述写数据接口1输出写数据信号d_in到IDLE检测电路2；写数据接口1输出写时钟信号w_clk、写时钟域的复位信号w_rst以及写使能信号w_en到写指针控制电路3，控制写指针wprtb的变化；写数据接口1输出写时钟信号w_clk、写时钟域的复位信号w_rst以及写数据信号d_in数据存储器电路6；

所述IDLE检测电路2将检测到的IDLE标志位输出到IDLE标志存储器电路5；

所述写指针控制电路3输出写指针wprtb到第一格雷码转换电路4-1；