[发明专利]一种集成电路ESD全芯片防护电路

说明书

技术领域

本发明涉及一种I/O端口防护电路，属于集成电路领域。。

背景技术

自然界的静电放电(ESD)现象是引起集成电路产品失效的最主要的可靠性问题。调查数据显示，集成电路失效产品中的30％都是因为静电放电现象所引起的。因此，改善集成电路静电放电防护的可靠性对提高产品的成品率乃至带动国民经济有着不可忽视的作用。对集成电路进行静电保护的途径有二：一是控制和减少静电产生和放电现象的发生；二是给芯片设计静电防护电路，并且在器件的外围设计静电泄放的器件，为静电的泄放提供通路。途径二中的静电泄放器件相当于芯片内的“避雷针”，避免当静电放电时电流流入IC内部电路进而造成损伤，它是目前最直接和常见的一种保护措施。

因ESD产生原因及其对集成电路放电的不同，通常可以分为以下三种放电模式：HBM(人体放电模式)、MM(机器放电模式)、CDM(组建充放电模式)。最常见的，同时也是工业产品必须要测试通过的两种静电放电模式是HBM和MM。当静电发生时，电荷通常从芯片的一只引脚流入而从另外一只引脚流出，此时静电电荷产生的电流通常高达几个安培，在电荷输入引脚产生的电压高达几伏甚至几十伏。如果较大的ESD电流流入内部芯片则会造成内部芯片的损坏，同时，在输入引脚产生的高压也会造成内部器件发生栅氧击穿现象，从而导致电路失效。因此，为了防止内部芯片遭受ESD损伤，对芯片的每一个引脚都要进行有效地ESD防护。而ESD防护单元的设计主要考虑两个要点：一是ESD防护单元能够迅速泄放较大的ESD电流；二是ESD防护单元能够将输入引脚端电压箝制在低点位。

在ESD防护的研究发展过程中，二极管、GGNMOS(栅接地的NMOS)等器件通常被作为ESD防护单元。随着CMOS工艺的发展，CMOS集成电路已经成为集成电路发展的主流。对于CMOS集成电路，PC(Power Clamp)是I/O端口ESD防护的一个常用模块。此时，在发生ESD事件时，ESD产生的应力(电压)会通过VDD专用的PC泄放，然而泄放路径的线路存在电阻，那么线路电阻就会存在造成ESD电流泄放不及时的隐患，一但泄放不及时就会造成芯片性能的失效。

端口防护普遍的采用二极管加电源箝位单元(Power Clamp)的ESD全芯片防护电路(如图1)或者由GGNMOS和GGPMOS组成并且存在PC的ESD全芯片防护电路(如图2)。

上述两种防护方案存在以下缺点：第一，当发生ESD事件时，由于泄放路径存在电阻，导致ESD应力泄放不及时；第二，当发生ESD事件时，GGNMOS的响应时间较GCNMOS慢，且多指器件的均匀开启性远差于GCNMOS。第三，如果将GGNMOS替换为GCNMOS又会较大幅度的增加芯片的面积。

发明内容

本发明要解决的技术问题是：提供一种集成电路ESD全芯片防护电路，以克服现有技术存在的泄放路径上电阻太大导致ESD应力泄放不及时问题。

本发明采用的技术方案如下：一种集成电路ESD全芯片防护电路，包括第一NMOS管、第二NMOS管、一个PMOS管、第一电阻、第二电阻，PMOS管与第一NMOS管共用INPUT/OUTPUT端口，PMOS管的漏极连接I/O口，源极与第二NMOS管的漏极相连，栅极与源极间串联第一电阻，第一NMOS管的漏极连接I/O口，第一NMOS管和第二NMOS管的栅极共用第二电阻，并与第一NMOS管和第二NMOS管的源极相连。

进一步地，所述第一NMOS管、第二NMOS管、PMOS管均采用GCNMOS管。

进一步地，所述第一NMOS管、第二NMOS管、PMOS管均为多指结构。

进一步地，所述第一NMOS管为10指NMOS管。

进一步地，所述第二NMOS管为2指NMOS管。

进一步地，所述PMOS管为16指PMOS管。

本发明的有益效果：本发明的集成电路ESD全芯片防护电路，不但可以达到更迅速泄放ESD电流，解决线路上的电阻造成的ESD电流泄放不及时的目的，而已还能在不降低防护等级的同时减小芯片的面积。

附图说明

图1是为采用二极管加电源箝位单元的ESD全芯片防护电路；

图2为GGNMOS和GGPMOS组成并且存在PC的ESD全芯片防护电路；

图3为本发明的电路示意图。

具体实施方式

下面结合附图对本发明进一步详细描述。