[发明专利]一种LockStep处理机及管理方法

权利要求书

1.一种LockStep处理机的管理方法，其特征在于：基于LockStep处理机来实现，处理器系统采用单模块设计，包括处理器单元、存储器单元、供电管理单元、时钟单元、系统管理单元；所述处理器单元包含3个并行工作的相似或非相似的处理器CPU；所述存储器单元由3个并行工作的随机存储器RAM、2个主备工作只读存储器ROM以及1个非易失存储器NVM组成；所述供电管理单元实现系统双余度供电的监控与管理以及系统二次电源的转换与管理；所述时钟单元实现双余度时钟电路的监控与管理；所述系统管理单元负责监控系统资源的工作情况，针对资源的故障进行定位、隔离与恢复；包括正常、降级、停机3种工作模态；

主备工作部件主要包含程序存储器ROM和系统时钟单元；正常工作模态下系统使用主部件工作，当主部件出现故障后由备部件实现故障主部件功能；

(1)对于程序存储器ROM，如果系统通过主程序存储器ROM启动失败，则系统管理逻辑单元将尝试从备用程序存储器ROM启动；

(2)对于系统时钟单元，系统采用2余度工作时钟与监控时钟设计，监控时钟实时对工作时钟进行频率监控，如果当前工作时钟出现故障，系统管理逻辑单元将根据时钟监控结果将系统工作时钟切换至正常工作时钟；

系统管理逻辑单元主要包含：存储器控制及表决管理模块、接口管理模块和余度管理模块；其中，存储器控制及表决管理模块实现3模处理器的锁步运行，处理器、RAM冗余资源的表决监控管理；接口管理模块实现主备程序存储ROM和主备工作时钟的监控切换管理以及系统外围接口的管理；余度管理模块实现系统冗余资源工作状态的综合与管理以及系统调试支持；

处理器系统采用双冗余供电设计，系统内二次电源划分为4个独立的供电区域；供电区1至3分别对应处理器与存储器组合1至3；供电区4向系统管理逻辑FPGA及其他资源供电；

(1)正常模态下，处理器系统中的3个处理器CPU锁步运行，在处理器前端总线上同步处理器总线周期操作包括读取、写入，以及对处理器系统内存RAM数据进行同步操作如读取、写入；处理器总线周期操作和内存数据的同步操作通过系统管理单元FPGA实现并对数据进行多数表决，如果通过表决可以得到表决值，则实际操作数据采用表决后的同一值；如果通过表决未得到表决值，说明发生1:1:1的奇异故障，处理器系统进入故障停机模态；处理器系统针对每个冗余CPU及RAM设置故障计数器；

(2)对于Lockstep处理机中的CPU，若其总线周期操作数据与表决值不一致连续累计次数超过门限，则认为该CPU运行故障，系统管理单元中的复位系统将复位故障CPU，复位完成后故障CPU根据复位前系统存储于RAM中上下文进行重同步操作，重同步成功后系统继续按照表决策略运行；当故障CPU处于复位恢复过程或无法成功恢复情况下，处理器系统进入降级模态，剩余的两个CPU采用比较工作模式，2模Lockstep处理机主控监控架构，在该比较工作模式下一旦发生不一致则系统进入故障静默状态即停机模态；

(3)对于RAM，若某个RAM读取数据与表决值不一致次数超过门限，系统管理单元将根据另外2个RAM表决内容对故障RAM进行刷新操作；刷新操作成功完成后继续按照表决策略运行；故障RAM刷新过程中或无法成功刷新情况下，处理器系统进入降级模态，剩余RAM采用比较工作模式，在该比较工作模式下一旦发生不一致则系统进入故障静默状态即停机模态。