[发明专利]一种单芯片上多块嵌入式存储器的内建自测试设计方法

权利要求书

1.一种单芯片上多块嵌入式存储器的内建自测试设计方法，其特征在于包括以下步骤：

(1)根据单芯片上每个存储器的工作频率、位宽、大小、端口类型，为每个存储器产生内建自测试库；

(2)根据每个存储器的工作频率、位宽、大小、端口类型以及版图布局，确定控制器的个数以及每个控制器对应测试的存储器，以保证每个控制器的总测试时间均衡；

(3)为单芯片增加N个存储器测试时钟端口、存储器测试逻辑复位端口bist_rst、N个存储器测试使能端口、扫描测试模式端口scan_mode、N个存储器测试通过端口、N个存储器测试失效端口，其中N为控制器的个数；

(4)利用MBIST测试逻辑插入工具，根据新增加的芯片端口和每个存储器的内建自测试库，生成每个存储器的自测试逻辑，并插入到单芯片中；

(5)在单芯片上为每个控制器增加时钟选择逻辑电路，所述时钟选择逻辑电路根据外部输入工作模式控制信号确定单芯片处于工作模式还是存储器自测试模式，并在单芯片处于存储器自测试模式时根据外部输入的存储器测试逻辑时钟选择信号确定存储器的自测试时钟，并输出给对应的控制器；

(6)每个控制器根据对应存储器的自测试逻辑和工作模式生成测试激励，完成对应存储器的自动测试，并通过该控制器对应的存储器测试通过端口或存储器测试失效端口将测试结果输出，完成每个存储器的内建自测试。

2.根据权利要求1所述的一种单芯片上多块嵌入式存储器的内建自测试设计方法，其特征在于：所述步骤(2)中每个控制器对应测试的存储器为一个或多个，且当控制器测试多个存储器时，所述多个存储器的工作频率相同。

3.根据权利要求1所述的一种单芯片上多块嵌入式存储器的内建自测试设计方法，其特征在于：所述步骤(4)中每个存储器的自测试逻辑包括控制器逻辑、选择逻辑和旁路逻辑。

4.根据权利要求1所述的一种单芯片上多块嵌入式存储器的内建自测试设计方法，其特征在于：所述步骤(5)中在单芯片上为每个控制器增加时钟选择逻辑电路之前首先为单芯片增加存储器测试逻辑时钟选择端口bist_atsp以及每个控制器的工作模式控制端口bist_mode，所述工作模式控制端口bist_mode用于接收外部输入的工作模式控制信号，所述存储器测试逻辑时钟选择端口bist_atsp用于接收外部输入的存储器测试逻辑时钟选择信号。

5.根据权利要求4所述的一种单芯片上多块嵌入式存储器的内建自测试设计方法，其特征在于：时钟选择逻辑电路包括与门、或门和两路选择器；

其中或门的一个输入端与片上时钟产生模块的输出相连，另一个输入端与工作模式控制端口bist_mode相连，输出端口用于输出功能时钟信号function_clock；与门的一个输入端与片上时钟产生模块的输出相连，另一个输入端与工作模式控制端口bist_mode相连，输出端口与两路选择器的一个输入端连接；两路选择器的另一个输入端与控制器对应的存储器测试时钟端口相连，两路选择器的选择端与存储器测试逻辑时钟选择端口bist_atsp连接，输出端用于向对应控制器输出存储器测试时钟信号bist_clock；其中片上时钟产生模块根据锁相环PLL的输出时钟产生每个控制器的存储器测试时钟。