[发明专利]一种单芯片上多块嵌入式存储器的内建自测试设计方法

说明书

一种单芯片上多块嵌入式存储器的内建自测试设计方法，该方法根据芯片上存储器的工作频率、大小、端口类型、数量以及版图布局来确定合理的存储器内建自测试方案和结构，在设计中插入多块存储器内建自测试逻辑，实现串行和并行测试的多种组合测试方式，达到存储器的测试时间、测试成本、测试功耗、测试逻辑所增加面积的最优化，提高测试效率，并有利于版图设计时的布局布线和时序收敛；增加时钟选择逻辑电路，能够实现在速测试和低速测试；此外，增加存储器的旁路逻辑，能够消除存储器阴影逻辑带来的数字逻辑扫描测试时的测试覆盖率的损失，提升测试覆盖率。

技术领域

本发明涉及一种单芯片上多块嵌入式存储器的存储器内建自测试(MemoryBuilt-In Self Test，MBIST)设计方法，特别是各个存储器工作频率相差较大、版图位置相隔较远时的MBIST设计方法，属于半导体数字集成电路设计和测试领域，主要应用于半导体数字集成电路的片上嵌入式存储器的MBIST设计过程。

背景技术

随着集成电路的发展，芯片集成度迅速提高，而嵌入式存储器在整个芯片内部所占的比例越来越大，采用更快、更大的片上存储器是未来必然的发展趋势。基于功能向量测试存储器的方法，受测试难度、测试覆盖率、测试效率的制约，已经不为芯片设计厂商所接受。目前，存储器测试最常用的测试方法是MBIST，即采用电子设计自动化(ElectronicDesign Automation，EDA)软件工具，针对不同的故障类型，采用对存储器相应的读写操作算法，在电路内部插入存储器自测试逻辑结构，通过对片上嵌入式存储器的读写操作，并将存储器的输出与预期的结果在芯片内部进行比较，判断存储器是否存在故障，从而完成存储器的测试。

由于在以往芯片中集成存储器数量不是很大,并且存储器测试逻辑本身会占用一定的面积和功耗，传统的做法是采用一个控制器进行全部存储器的MBIST测试；同时，存储器测试时钟采用与功能时钟复用的形式，无法实现对MBIST测试时钟的灵活控制；此外，在扫描测试时，由于存储器的输出是不可控的，所以对于扫描测试覆盖率是一种损失，会带来扫描测试覆盖率的降低。

目前，单芯片很多情况下具有丰富的功能，往往在芯片内部集成大量的分块式的存储器用于实现各自不同的数据或程序存储功能，并且布局在芯片的不同位置，如果在芯片内部只插入一个控制器，则会使得整块芯片的全部存储器测试时间很大，尤其在大批量供货的产品中，使得测试成本变得难以接受，并且带来版图设计的布线过程中存在绕线过长问题，使得时序难以收敛。

发明内容

本发明要解决的技术问题是：克服现有技术的不足，提供一种单芯片上多块嵌入式存储器的内建自测试设计方法，能够有效提高测试效率，增加测试灵活性，同时实现时序的快速收敛，提升测试覆盖率，降低测试成本。

本发明的技术解决方案是：一种单芯片上多块嵌入式存储器的内建自测试设计方法，包括以下步骤：

(1)根据单芯片上每个存储器的工作频率、位宽、大小、端口类型，为每个存储器产生内建自测试库；

(2)根据每个存储器的工作频率、位宽、大小、端口类型以及版图布局，确定控制器的个数以及每个控制器对应测试的存储器，以保证每个控制器的总测试时间均衡；

(3)为单芯片增加N个存储器测试时钟端口、存储器测试逻辑复位端口bist_rst、N个存储器测试使能端口、扫描测试模式端口scan_mode、N个存储器测试通过端口、N个存储器测试失效端口，其中N为控制器的个数；

(4)利用MBIST测试逻辑插入工具，根据新增加的芯片端口和每个存储器的内建自测试库，生成每个存储器的自测试逻辑，并插入到单芯片中；

(5)在单芯片上为每个控制器增加时钟选择逻辑电路，所述时钟选择逻辑电路根据外部输入工作模式控制信号确定单芯片处于工作模式还是存储器自测试模式，并在单芯片处于存储器自测试模式时根据外部输入的存储器测试逻辑时钟选择信号确定存储器的自测试时钟，并输出给对应的控制器；