[发明专利]浅沟槽隔离浮栅结构的制作方法和浮栅型闪存的制作方法

说明书

技术领域

本发明涉及集成电路制造技术领域，具体涉及一种浅沟槽隔离(shallow trench isolation)浮栅(Floating Gate)结构的制作方法和浮栅型闪存的制作方法。

背景技术

由于浅沟槽隔离浮栅结构可增大后续工艺中浮栅与氧化层-氮化层-氧化层(Oxide-Nitride-Oxide)结构的接触面积，提高器件的耦合率，故而在浮栅型闪存的制作中经常采用浅沟槽隔离浮栅结构。

传统的浅沟槽隔离浮栅结构的制作方法，包括以下步骤:

如图1所示，提供一半导体衬底101；

如图2所示，在所述半导体衬底101上依次形成一电子通道层104和一硬掩膜层105；

如图3所示，在所述硬掩膜层105上形成图形化的光阻层106；

如图4所示，以图形化的光阻层106为掩膜，刻蚀所述硬掩膜层105、电子通道层104和部分半导体衬底101，形成沟槽301、302，再去除所述图形化光阻层106；在刻蚀形成沟槽301、302时，所述硬掩膜层105也起到了掩膜的作用；

如图5所示，在所述沟槽301、302内填充绝缘材料107，所述绝缘材料107覆盖所述硬掩膜层105；

如图6所示，进行第一次化学机械抛光工艺(CMP)，去除所述硬掩膜层105上的绝缘材料107；

如图7所示，采用光刻和刻蚀工艺，去除所述硬掩膜层105，所述沟槽301、302内的绝缘材料未被刻蚀，因而所述沟槽301、302内的绝缘材料的顶面高于所述电子通道层104的顶面；

如图8所示，在电子通道层104上形成一电子存储层108，所述电子存储层108覆盖所述沟槽301、302内的绝缘材料；

如图9所示，进行第二次化学机械抛光工艺(CMP)，平坦化所述电子存储层108，直至电子存储层108达到预定厚度并与所述沟槽301、302内的绝缘材料齐平，形成浅沟槽隔离结构301’、302’，以隔离所述电子存储层108。至此，完成了浅沟槽隔离浮栅结构的制作工艺。

然而，申请人发现，上述浅沟槽隔离浮栅结构的制作方法需要单独沉积一硬掩膜层105，刻蚀形成沟槽后还需要额外采用光刻和刻蚀工艺去除该硬掩膜层，并且需要进行两次化学机械抛光工艺，制作工艺较为复杂。另外，形成电子存储层108的化学机械抛光工艺过程中，由于用作隔离的氧化硅和作为电子储存层的多晶的研磨速率差异，会导致所述电子存储层108表面出现凹陷。

发明内容

本发明的目的在于，解决传统的浅沟槽隔离浮栅结构的制作方法工艺复杂的问题。

本发明的另一目的在于，解决电子存储层表面凹陷和多晶硅残余物较多的问题。

本发明提供了一种浅沟槽隔离浮栅结构的制作方法，其包括以下步骤：

提供一半导体衬底；

在所述半导体衬底上依次形成一电子通道层和一电子存储层；

在所述电子存储层上形成图形化的光阻层；

以所述图形化的光阻层为掩膜，刻蚀所述电子存储层、电子通道层和部分半导体衬底，形成若干沟槽，再去除所述图形化光阻层；

在所述沟槽内填充绝缘材料，所述绝缘材料覆盖所述电子存储层；

采用化学机械研磨工艺去除所述电子存储层上的绝缘材料，形成填充绝缘材料的浅沟槽对所述电子存储层的隔离，即浅沟槽隔离浮栅结构。

可选的，所述半导体衬底上还形成有一外延层，所述电子通道层沉积在所述外延层。

可选的，所述外延层为P型掺杂外延层。

可选的，所述沟槽贯穿所述电子存储层、电子通道层和部分外延层。

可选的，所述半导体衬底中形成有一阱区。

可选的，所述阱区通过P型离子注入的方式形成。

可选的，一部分的沟槽贯穿所述电子存储层、电子通道层、阱区和部分外延层，另一部分沟槽贯穿所述电子存储层、电子通道层和部分外延层。

可选的，所述半导体衬底为P型掺杂衬底。

可选的，所述电子通道层的材质为氧化物。

可选的，所述电子存储层的材质为多晶硅。

可选的，所述绝缘材料通过高深宽比沉积工艺(HARP，High Aspect Ratio Process)或者高密度电浆沉积工艺(HDP，High Density Plasma)沉积。

本发明提供了一种浮栅型闪存的制作方法，采用上述任意一种方法形成浅沟槽隔离浮栅结构。