[发明专利]一种采用低延迟技术的发送器

权利要求书

1.一种采用低延迟技术的发送器，其特征在于：包括延迟优化电路和发送驱动器两个部分。

2.如权利要求1所述的发送器，其特征在于：所述的延迟优化电路由PMOS管M5、M4，NMOS管M1、M2，电流源I3、I4以及开关S1、S2构成，其中PMOS管M5的栅极与开关S2的一端、S3的一端、S5的一端、PMOS管M4的漏极以及发送驱动器中M6的漏极、M8的栅极相连，M5的源极和衬底与电源VDD相连，M5的漏极与PMOS管M4的源极相连，M4的栅极接控制信号S2_N，M4的衬底与电源VDD相连，开关S2的另一端与电流源I3的一端相连，电流源I3的另一端与地VSS相连；

其中NMOS管M1的栅极与开关S1的一端、S4的一端、S6的一端、NMOS管M2的漏极以及发送驱动器中M3的漏极、M7的栅极相连，M1的源极和衬底与地VSS相连，M1的漏极与NMOS管M2的源极相连，M2的栅极接控制信号S1_N，M2的衬底与地VSS相连，开关S1的另一端与电流源I4的一端相连，电流源I4的另一端与电源VDD相连。

3.如权利要求1所述的发送器，其特征在于：所述的发送驱动器由PMOS管M6、M8，NMOS管M3、M7，电流源I1、I2、开关S3、S4、S5、S6以及反馈电容C1构成，其中PMOS管M6的栅极与数据信号D相连，M6的源极和衬底与电源VDD相连，M6的漏极与PMOS管M8的栅极、开关S2的一端、S3的一端、S5的一端以及延迟优化电路中M4的漏极、M5的栅极相连，PMOS管M8的源极和衬底与电源VDD相连，M8的漏极与NMOS管M7的漏极、反馈电容C1的一端以及发送器的输出OUT相连，反馈电容的另一端与开关S5的另一端以及S6的另一端相连；

其中NMOS管M3的栅极与数据信号D相连，M7的源极和衬底与地VSS相连，M3的漏极与NMOS管M7的栅极、开关S1的一端、S4的一端、S6的一端以及延迟优化电路中M2的漏极、M1的栅极相连，NMOS管M7的源极和衬底与地VSS相连，M7的漏极与PMOS管M8的漏极、反馈电容C1的一端以及发送器的输出OUT相连。

4.如权利要求1所述的发送器，其特征在于：当发送数据进行高跳变时，延迟优化电路PMOS管M4开启，开关S2闭合，发送驱动器的开关S3、S5闭合，PMOS管M6断开，同时NMOS管M2断开，开关S1、S4、S6断开，NMOS管M3闭合，电流I2和I3通过PMOS管M5与驱动管M8实现镜像，对驱动管M8的栅极V1进行大电流放电，快速实现输出节点OUT进入高跳变状态，然后PMOS管M4断开，开关S2断开，采用电流I2实现低电平到高电平的输出跳变最后维持高电平输出状态；

当发送数据进行低跳变时，延迟优化电路NMOS管M2开启，开关S1闭合，发送驱动器的开关S4、S6闭合，NMOS管M3断开，同时PMOS管M4断开，开关S2、S3、S5断开，PMOS管M6闭合，电流I1和I4通过NMOS管M1与驱动管M7实现镜像，对驱动管M7的栅极V2进行大电流充电，快速实现输出节点OUT进入低跳变状态，然后NMOS管M2断开，开关S1断开，采用电流I4实现高电平到低电平的输出跳变最后维持低电平输出状态。

5.如权利要求2、3、4所述的开关控制信号S1和S1_N、S2和S2_N，其特征在于：输入数据经过RC挤脉冲技术产生；当输入数据由低电平跳变到高电平时，S2为一定宽度的高脉冲信号，S2_N则反之；S1恒为高电平，S1_N则反之；

当输入数据由高电平跳变到低电平时，S1为一定宽度的低脉冲信号，S1_N则反之；S2恒为低电平，S2_N则反之。

6.如权利要求5所述的开关控制信号S1和S1_N、S2和S2_N，其特征在于：高低电平的脉冲宽度只需保证发送器驱动管快速进入沿跳变状态。