[发明专利]一种采用低延迟技术的发送器

说明书

技术领域

本发明主要涉及模拟集成电路收发器设计领域，具体说是一种采用低延迟技术的发送器，该结构采用大电流技术对发送器驱动管栅极进行充电或放电，实现驱动管快速进入输出沿跳变状态，采用小电流技术实现输出沿跳变并维持相应的输出状态，大大缩短了发送器的传输延迟时间。

背景技术

作为有线数据通信接口芯片的关键模块，发送器主要进行设备间的数据发送，实现主从设备间的数据通信。随着通信数据量的日益增加，发送器的工作速率要求越来越高，传输延迟也要求越来越严格，其设计好坏将直接影响设备间的信号传输量和响应速率。因此，越来越多的研究人员对发送器的低延迟进行研究和验证。

传统的发送器主要采用不同的技术对驱动器的跳变时间进行优化处理，例如通过编程上拉或者下拉电流技术，加速驱动管对输出节点电容的充放电能力，实现发送器的快速沿跳变，其具体电路如图1所示，该结构所对应的传输延迟可以表示为：

其中等式右边的第一部分表示发送器的驱动管开启时间或者进入沿跳变状态的时间，第二部分表示发送器实现沿跳变引入的延迟时间，第一部分时间大约占总延迟的40%~50%左右；

对于第二部分的延迟时间目前可以通过采用可编程电流技术进行缩短，而且该技术已经非常成熟，采用该技术的产品已经进行了大量的量产；但是对于第一部分的延迟时间，目前很少被关注到。

为了解决传统发送器中驱动管开启所引入的传输延迟，本发明提供了一种采用低延迟技术的发送器结构，该结构采用大电流技术对驱动管的栅极（反馈电容C1）进行放电或者充电，使得驱动管快速进入开启状态，大大降低了传输延迟中的第一部分时间。因此，对于本发明提出的发送器，其传输延迟可以近似为：

发明内容

本发明要主要解决的问题在于：针对现有技术存在的问题，本发明提供一种采用低延迟技术的发送器，发送器内置传输延迟优化电路，能够保证发送驱动器快速进行相应的沿跳变状态，降低了发送器的沿跳变初态建立时间，缩短了发送器的输出延迟。

为解决上述技术问题，本发明提出的解决方案为：一种采用低延迟技术的发送器，其特征在于：包括延迟优化电路和发送驱动器两个部分；

如权利要求1所述的发送器，其特征在于：所述的延迟优化电路由PMOS管M5、M4，NMOS管M1、M2，电流源I3、I4以及开关S1、S2构成，其中PMOS管M5的栅极与开关S2的一端、S3的一端、S5的一端、PMOS管M4的漏极以及发送驱动器中M6的漏极、M8的栅极相连，M5的源极和衬底与电源VDD相连，M5的漏极与PMOS管M4的源极相连，M4的栅极接控制信号S2_N，M4的衬底与电源VDD相连，开关S2的另一端与电流源I3的一端相连，电流源I3的另一端与地VSS相连；

其中NMOS管M1的栅极与开关S1的一端、S4的一端、S6的一端、NMOS管M2的漏极以及发送驱动器中M3的漏极、M7的栅极相连，M1的源极和衬底与地VSS相连，M1的漏极与NMOS管M2的源极相连，M2的栅极接控制信号S1_N，M2的衬底与地VSS相连，开关S1的另一端与电流源I4的一端相连，电流源I4的另一端与电源VDD相连；

如权利要求1所述的发送器，其特征在于：所述的发送驱动器由PMOS管M6、M8，NMOS管M3、M7，电流源I1、I2、开关S3、S4、S5、S6以及反馈电容C1构成，其中PMOS管M6的栅极与数据信号D相连，M6的源极和衬底与电源VDD相连，M6的漏极与PMOS管M8的栅极、开关S2的一端、S3的一端、S5的一端以及延迟优化电路中M4的漏极、M5的栅极相连，PMOS管M8的源极和衬底与电源VDD相连，M8的漏极与NMOS管M7的漏极、反馈电容C1的一端以及发送器的输出OUT相连，反馈电容的另一端与开关S5的另一端以及S6的另一端相连；

其中NMOS管M3的栅极与数据信号D相连，M7的源极和衬底与地VSS相连，M3的漏极与NMOS管M7的栅极、开关S1的一端、S4的一端、S6的一端以及延迟优化电路中M2的漏极、M1的栅极相连，NMOS管M7的源极和衬底与地VSS相连，M7的漏极与PMOS管M8的漏极、反馈电容C1的一端以及发送器的输出OUT相连；