[发明专利]一种沟槽式超势垒整流器件及其制造方法

说明书

技术领域

本发明涉及功率半导体器件，特别涉及一种沟槽式超势垒整流器件及其制造方法。

技术背景

现有的功率半导体整流器件按势垒类型分为两种，一种是肖特基势垒整流器件，另一种为集成MOS沟道超势垒整流器件。其中，肖特基势垒整流器件以贵金属(如金、银、铂、钛、镍、钼等)与半导体接触，制造成本高，同时由于重金属存在污染，其制造工艺与CMOS标准工艺难以兼容。

超势垒整流器件具有正向导通压降低、开关速度快、关断漏电少以及反向恢复时间短等优点，在正向偏压状态时，集成MOS管在较低正向偏压下开启，形成电流通路；反向偏压状态时，势垒MOS处于截止状态，而集成MOS的PN结快速耗尽承担反偏电压，器件的反向漏电流由PN结决定。

现有技术沟槽式超势垒整流器件沟槽侧壁与底部具有相同的栅绝缘层厚度，为了使降低阈值电压，制得的沟槽侧壁的栅绝缘层较薄，因此底部栅绝缘层也较薄，但是底部栅绝缘层薄不利于对反向电压的抗击性能，造成方向漏电流大。

发明内容

本发明的目的是提供一种沟槽式超势垒整流器件，增加其反向抗压性能。

本发明的另一目的是提供上述沟槽式超势垒整流器件的制造方法。

为实现上述目的，本发明采用如下技术方案：

一种沟槽式超势垒整流器件，包括：第一导电类型衬底，所述第一导电类型衬底上表面的第一导电类型外延层，所述第一导电类型外延层上表层中的第一沟槽，填充所述第一沟槽的导电多晶硅，形成于所述第一沟槽与导电多晶硅之间的栅绝缘层，相邻第一沟槽之间的第二导电类型注入区以及第二导电类型注入区上的第一导电类型注入区，位于所述第一导电类型外延层上部且与第一导电类型注入区、第二导电类型注入区以及导电多晶硅接触的金属电极，所述第二导电类型注入区下方形成第二导电类型增强区，所述第二导电类型增强区与第一沟槽之间有第一导电类型外延层相隔离，且所述第二导电类型增强区深度不低于所述第一沟槽深度。

优选地，所述第一沟槽底部周围形成第二导电类型副注入层。

优选地，所述第二导电类型增强区多子浓度高于第一导电类型外延层多子浓度。

优选地，所述第二导电类型增强区与金属电极接触。

优选地，所述第一导电类型为N型，所述第二导电类型为P型。

优选地，所述第一导电类型外延层材料为硅、碳化硅或锗硅。

优选地，所述金属电极材料为铜、铝或金。

一种沟槽式超势垒整流器件的制造方法，包括以下步骤：

(1)提供第一导电类型衬底，并且在所述第一导电类型衬底上生长第一导电类型外延层，刻蚀第一导电类型外延层形成第一沟槽；

(2)在所述第一沟槽内形成栅绝缘层，并沉积导电多晶硅，填充第一沟槽；

(3)对相邻第一沟槽之间的第一导电类型外延层进行掺杂，形成第二导电类型注入区以及第二导电类型注入区上的第一导电类型注入区；

(4)刻蚀第一导电类型注入区以及第二导电类型注入区，形成第二沟槽；

(5)在所述第二导电类型注入区下形成第二导电类型增强区；

(6)沉积金属电极，覆盖第一导电类型注入区、第二导电类型注入区以及导电多晶硅。

优选地，形成栅绝缘层之前对第一沟槽底部进行掺杂，形成第二导电类型副注入层。

优选地，所述第二沟槽贯通第一导电类型注入区以及第二导电类型注入区。

相对于现有技术，本发明具有以下有益效果：

本发明沟槽式超势垒整流器件在所述第二导电类型注入区下方形成第二导电类型增强区，所述第二导电类型增强区与第一沟槽之间有第一导电类型外延层相隔离，使得正向导通电压不受第二导电类型增强区的影响，保持低正向导通压降性能，而通入反向电压时，第二导电类型增强区与第一导电类型外延层形成PN结，耗尽第一导电类型外延层，所述第二导电类型增强区深度不低于所述第一沟槽深度，使得反向电压下第一沟槽底部被有效耗尽，增加器件反向抗电压能力。

附图说明

图1为本发明实施例结构示意图；

图2为本发明实施例另一结构示意图；

图3-图8为本发明实施例制造过程示意图。

具体实施方式

下面结合附图以及实施例对本发明进行介绍，实施例仅用于对本发明进行解释，并不对本发明有任何限定作用。