[发明专利]一种折叠率为3的折叠内插型模数转换器及其纠错方法

说明书

本发明公开了一种折叠率为3的折叠内插型模数转换器及其纠错方法。对于多级级联的折叠内插型模数转换器来说，连接于每一级折叠率为3的折叠内插电路的冗余比较器产生冗余信息，连接于每一级折叠率为3的折叠内插电路的量化比较器产生量化信息，该折叠内插型模数转换器利用每一级的冗余信息和量化信息，由下一级电路向上一级电路逐级进行纠错，从而获得准确的数字编码。

技术领域

本发明涉及集成电路模数转换器设计技术领域，特别涉及一种折叠率为3的折叠内插型模数转换器及其纠错方法。

背景技术

折叠内插型模数转换器(模数转换器)一般由粗量化和细量化两部分量化组成。为了实现高精度的分辨率，大多采用多级折叠结构，使每一级的折叠率不会过高，降低对折叠电路增益的要求。折叠内插的原理是将量化区间折叠成多个小的区间，然后将折叠信号输入到比较器中，能够有效减小比较器的数量，同时为了减少折叠放大器的数目，于是引入内插技术将相邻的折叠信号输入内插网络，从而得到一组新的折叠曲线，这些曲线的过零点就对应着所有的量化电平。因此，折叠内插型模数转换器的数字编码需要将过零点的信息转化为二进制编码，这就要求过零点具有足够的准确性。而对于多级折叠电路来说，如果要求每一级的过零点都达到足够的准确程度显然对于折叠电路的要求过高，因此，需要数字编码逻辑本身具有一定的自我纠错能力，即使编码逻辑有一定程度的容忍度。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的目的在于提供一种应用于折叠率为3的折叠内插型模数转换器及其纠错方法，使得数字编码自身在一定的误差范围内都能够进行正确的自我校正。

(二)技术方案

本发明提供一种折叠率为3的折叠内插型模数转换器，该折叠内插型模数转换器包括依信号流依次连接的电阻参考网络，折叠放大电路，比较器阵列，数据同步单元，纠错逻辑电路和二进制编码电路，所述折叠放大电路包括依信号流依次连接的第0级预放大电路，第1级折叠率为3的折叠内插电路，……，以及第M级折叠率为3的折叠内插电路，其中M为自然数，所述比较器阵列包含有多个并行连接的量化比较器，其特征在于，

所述比较器阵列还包含有M个冗余比较器，所述第1至第M级折叠率为3的折叠内插电路分别连接一个冗余比较器，连接于每一级折叠率为3的折叠内插电路的冗余比较器产生冗余信息，连接于每一级折叠率为3的折叠内插电路的量化比较器产生量化信息，该折叠内插型模数转换器利用每一级的冗余信息和量化信息，由下一级电路向上一级电路逐级进行纠错。

其中，在所述折叠放大电路中，

所述第0级预放大电路包括预放大器阵列和电阻插值平均网络，该预放大器阵列将接收自外部的输入信号与来自所述电阻参考网络的参考电压之间的差值进行放大后送入该电阻插值平均网络，该电阻插值平均网络对该放大后的差值信号进行插值平均处理后，将得到的预放大曲线送入第1级折叠率为3的折叠内插电路和所述比较器阵列中连接于该电阻插值平均网络的量化比较器；

所述第1～M级折叠率为3的折叠内插电路的每一级电路均包括预放大器阵列、折叠率为3的折叠电路和内插率为3的内插网络，预放大器阵列接收上一级电路的输出信号，对其进行放大，补偿前级折叠电路和内插网络对电路信号带来的幅度降低，将得到的折叠曲线输入到该级折叠率为3的折叠电路中；折叠率为3的折叠电路将每三组折叠曲线折叠成一条折叠率为原来3倍的折叠曲线，曲线数目减少为原来的1/3，然后进入内插率为3的内插网络，使曲线数目重新和之前数目一致，从而产生下一级折叠率为3的折叠内插电路所需要的折叠曲线，并且内插率为3的内插网络产生的折叠曲线中的若干条会同时送入所述比较器阵列中连接于该级电路的量化比较器及冗余比较器。

其中，所述比较器阵列，包括多个量化比较器和M个冗余比较器，接收所述折叠放大电路输出的折叠曲线，判断折叠曲线的电平是否大于0，如果是，则向数据同步单元输出状态为1；否则，向数据同步单元输出状态为0；