[发明专利]半导体器件的制造方法及衬底处理装置

说明书

本发明涉及半导体器件的制造方法及衬底处理装置。本发明提供一种即便对于三维结构的闪存而言、也能形成特性良好的半导体器件的技术。为解决上述问题，本发明提供下述技术，该技术将下述工序作为一个组合并重复多次、从而形成将绝缘膜和牺牲膜层叠而成的层叠结构，所述工序为：绝缘膜形成工序，在衬底上形成绝缘膜；牺牲膜形成工序，在所述绝缘膜上形成牺牲膜；改质工序，进行改质以降低所述牺牲膜和所述绝缘膜的膜应力差。

技术领域

本发明涉及半导体器件的制造方法及衬底处理装置。

背景技术

近年来，半导体器件有高度集成化的倾向。作为实现该高度集成化的方法之一，提出了将电极等三维地排列的三维结构。这样的半导体器件例如在专利文献1中公开。

[专利文献1]日本特开2015-50466

发明内容

发明要解决的问题

在形成闪存的三维结构的过程中，需要交替层叠绝缘膜和牺牲膜。但是，由于绝缘膜和牺牲膜的热膨胀系数的差异等理由，有可能对硅晶片施加应力、在形成的过程中层叠膜发生破坏。这样的现象有可能关系到半导体器件的特性的降低。

因此，本发明的目的在于，提供一种即便对于三维结构的闪存而言，也能形成特性良好的半导体器件的技术。

解决问题的手段

为了解决上述问题，提供下述技术，该技术将下述工序作为一个组合并重复多次，从而形成将绝缘膜和牺牲膜层叠而成的层叠结构，所述工序为：绝缘膜形成工序，在衬底上形成绝缘膜；牺牲膜形成工序，在所述绝缘膜上形成牺牲膜；改质工序，进行改质以降低所述牺牲膜和所述绝缘膜的膜应力差。

根据本发明涉及的技术，可提供一种即便对于三维结构的闪存而言，也能形成特性良好的半导体器件的技术。

附图说明

[图1]为说明第一实施方式涉及的半导体器件的制造流程的说明图。

[图2]为说明第一实施方式涉及的晶片的处理状态的说明图。

[图3]为说明第一实施方式涉及的晶片的处理状态的说明图。

[图4]为说明第一实施方式涉及的晶片的处理状态的说明图。

[图5]为说明第一实施方式涉及的晶片的处理状态的说明图。

[图6]为说明第一实施方式涉及的晶片的处理状态的说明图。

[图7]为说明第一实施方式涉及的晶片的处理状态的说明图。

[图8]为说明第一实施方式涉及的晶片的处理状态的说明图。

[图9]为说明第一实施方式涉及的晶片的处理状态的说明图。

[图10]为说明第一实施方式涉及的衬底处理装置的说明图。

[图11]为说明第一实施方式涉及的衬底处理装置的说明图。

[图12]为说明第二实施方式涉及的半导体器件的制造流程的说明图。

[图13]为说明第二实施方式涉及的晶片的处理状态的说明图。

[图14]为说明第二实施方式涉及的晶片的处理状态的说明图。

[图15]为说明第二实施方式涉及的晶片的处理状态的说明图。

[图16]为说明第二实施方式涉及的晶片的处理状态的说明图。

[图17]为说明第二实施方式涉及的晶片的处理状态的说明图。

[图18]为说明第二实施方式涉及的晶片的处理状态的说明图。