[发明专利]半导体器件及其形成方法有效
申请号: | 201611248887.1 | 申请日: | 2016-12-29 |
公开(公告)号: | CN108258033B | 公开(公告)日: | 2020-12-22 |
发明(设计)人: | 李勇 | 申请(专利权)人: | 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司 |
主分类号: | H01L29/10 | 分类号: | H01L29/10;H01L21/336;H01L29/78 |
代理公司: | 北京集佳知识产权代理有限公司 11227 | 代理人: | 高静;吴敏 |
地址: | 201203 *** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 半导体器件 及其 形成 方法 | ||
1.一种半导体器件,其特征在于,包括:
基底以及位于所述基底上的层间介质层,所述基底包括相邻接的NMOS区以及PMOS区,所述NMOS区具有N型器件,所述PMOS区具有P型器件,所述PMOS区包括与所述NMOS区相邻接的第一P区以及与所述第一P区相邻接的第二P区;
贯穿所述层间介质层的栅极,所述栅极分为:位于所述NMOS区基底上的N区栅极,位于所述第一P区基底上且与所述N区栅极相连通的第一栅极,以及位于所述第二P区基底上且与所述第一栅极相连通的第二栅极;所述N区栅极指向第二栅极的方向为栅极延伸方向,在垂直于所述栅极延伸方向上,所述第一栅极的宽度尺寸大于所述第二栅极的宽度尺寸;
位于所述N区栅极相对两侧的基底内的N型源漏掺杂区;
位于所述第二栅极相对两侧的基底内的P型源漏掺杂区;
其中,所述栅极包括:位于所述NMOS区和PMOS区基底上、以及所述层间介质层侧壁上的栅介质层;位于所述第一P区和第二P区的栅介质层上的P型功函数层;位于所述NMOS区的栅介质层上、以及所述P型功函数层上的N型功函数层;位于所述NMOS区的N型功函数层上的栅电极层,且所述栅电极层还位于所述第一P区的N型功函数层上。
2.如权利要求1所述的半导体器件,其特征在于,所述栅电极层顶部与位于NMOS区的层间介质层侧壁上的N型功函数层顶部齐平。
3.如权利要求2所述的半导体器件,其特征在于,所述栅电极层顶部还与位于第一P区的层间介质层侧壁上的N型功函数层顶部齐平。
4.如权利要求1所述的半导体器件,其特征在于,在垂直于所述栅极延伸方向上,所述N区栅极的宽度尺寸等于所述第二栅极的宽度尺寸。
5.如权利要求1所述的半导体器件,其特征在于,在垂直于所述栅极延伸方向上,所述第一栅极的宽度尺寸大于所述N区栅极的宽度尺寸。
6.如权利要求1所述的半导体器件,其特征在于,在垂直于所述栅极延伸方向上,所述第一栅极的宽度尺寸与所述第二栅极的宽度尺寸之差为1nm~5nm。
7.如权利要求1或5所述的半导体器件,其特征在于,在平行于所述栅极延伸方向上,所述第一栅极的长度尺寸为3nm~5nm。
8.如权利要求1所述的半导体器件,其特征在于,所述N区栅极分为:与所述第一栅极相连通的第三栅极、以及与所述第三栅极相连通的第四栅极,所述N型源漏掺杂区位于所述第四栅极相对两侧的基底内;其中,在垂直于所述栅极延伸方向上,所述第三栅极的宽度尺寸大于所述第四栅极的宽度尺寸。
9.如权利要求8所述的半导体器件,其特征在于,在垂直于所述栅极延伸方向上,所述第四栅极的宽度尺寸等于所述第二栅极的宽度尺寸。
10.如权利要求8所述的半导体器件,其特征在于,在垂直于所述栅极延伸方向上,所述第三栅极的宽度尺寸等于所述第一栅极的宽度尺寸。
11.如权利要求1所述的半导体器件,其特征在于,所述半导体器件还包括:位于所述NMOS区、第一P区以及第二P区的栅介质层上的阻挡层,其中,所述P型功函数层位于所述第一P区以及第二P区的阻挡层上。
12.如权利要求11所述的半导体器件,其特征在于,所述阻挡层的材料为TiN或者TaN。
13.如权利要求1所述的半导体器件,其特征在于,在平行于所述基底表面方向上,所述栅极的剖面形状为十字型。
14.如权利要求1所述的半导体器件,其特征在于,所述基底包括衬底以及凸出于所述衬底上的鳍部。
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