[发明专利]半导体器件及其形成方法

说明书

一种半导体器件及其形成方法，半导体器件包括：基底以及位于基底上的层间介质层，基底包括相邻接的NMOS区以及PMOS区，PMOS区包括第一P区以及第二P区；贯穿层间介质层的栅极，栅极分为：位于NMOS区基底上的N区栅极，位于第一P区基底的第一栅极，位于第二P区基底上的第二栅极；N区栅极指向第二栅极的方向为栅极延伸方向，在垂直于栅极延伸方向上，第一栅极的宽度尺寸大于第二栅极的宽度尺寸。本发明提高P型器件的响应速度，改善半导体器件的电学性能。

技术领域

本发明涉及半导体制造技术领域，特别涉及一种半导体器件及其形成方法。

背景技术

集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体结构的几何尺寸遵循摩尔定律不断缩小。当半导体结构尺寸减小到一定程度时，各种因为半导体结构的物理极限所带来的二级效应相继出现，半导体结构的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体结构漏电流大的问题。半导体结构的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。

当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体结构的漏电流。

尽管高k金属栅极的引入能够在一定程度上改善半导体器件的电学性能，但是现有技术形成的半导体器件的电学性能仍有待提高。

发明内容

本发明解决的问题是提供一种半导体器件及其形成方法，提高PMOS器件运行速率，改善半导体器件的电学性能。

为解决上述问题，本发明提供一种半导体器件，包括：基底以及位于所述基底上的层间介质层，所述基底包括相邻接的NMOS区以及PMOS区，所述NMOS区具有N型器件，所述PMOS区具有P型器件，所述PMOS区包括与所述NMOS区相邻接的第一P区以及与所述第一P区相邻接的第二P区；贯穿所述层间介质层的栅极，所述栅极分为：位于所述NMOS区基底上的N区栅极，位于所述第一P区基底上且与所述N区栅极相连通的第一栅极，以及位于所述第二P区基底上且与所述第一栅极相连通的第二栅极；所述N区栅极指向第二栅极的方向为栅极延伸方向，在垂直于所述栅极延伸方向上，所述第一栅极的宽度尺寸大于所述第二栅极的宽度尺寸；位于所述N区栅极相对两侧的基底内的N型源漏掺杂区；位于所述第二栅极相对两侧的基底内的P型源漏掺杂区。

可选的，所述栅极包括：位于所述NMOS区和PMOS区基底上、以及所述层间介质层侧壁上的栅介质层；位于所述第一P区和第二P区的栅介质层上的P型功函数层；位于所述NMOS区的栅介质层上、以及所述P型功函数层上的N型功函数层；位于所述NMOS区的N型功函数层上的栅电极层，且所述栅电极层还位于所述第一P区的N型功函数层上。

相应的，本发明还提供一种半导体器件的形成方法，包括：提供基底以及位于基底上的层间介质层，所述基底包括相邻接的NMOS区以及PMOS区，所述NMOS区用于形成N型器件，所述PMOS区用于形成P型器件；所述PMOS区包括与所述NMOS区相邻接的第一P区以及与所述第一P区相邻接的第二P区，其中，所述NMOS区层间介质层内具有N区开口，所述第一P区层间介质层内具有与所述N区开口相连通的第一开口，所述第二P区层间介质层内具有与所述N区第一开口相连通的第二开口，且N区开口指向第二开口的方向为栅极延伸方向，在垂直于所述栅极延伸方向上，所述第一开口的宽度尺寸大于所述第二开口的宽度尺寸；且在垂直于所述栅极延伸方向上，所述N区开口两侧的基底内具有N型源漏掺杂区，所述第二开口两侧的基底内具有P型源漏掺杂区；在所述N区开口底部和侧壁、第一开口底部和侧壁、以及第二开口底部和侧壁上形成栅介质层；在所述第一开口和第二开口的栅介质层上形成P型功函数层；在所述N区开口的栅介质层上以及所述P型功函数层上形成N型功函数层；在所述N区开口的N型功函数层上形成栅电极层，且所述栅电极层还位于所述第一开口的N型功函数层上。