[发明专利]一种全数字锁相环及其锁相方法

权利要求书

1.一种全数字锁相环，其特征在于，所述全数字锁相环包括：

依次串联的鉴频器、数字滤波器、比例积分器、加法器和数控振荡器，以及分别与所述鉴频器、所述数字滤波器、所述比例积分器、所述加法器连接的快速锁定电路，所述数控振荡器的输出端还反馈连接所述鉴频器；

所述鉴频器用于根据输入的频率控制字以及参考时钟计算第一频率差，并将所述第一频率差输出至所述数字滤波器以及所述快速锁定电路；

所述数字滤波器用于当接收到所述第一频率差以及所述快速锁定电路输入的滤波系数时，根据所述滤波系数对所述第一频率差进行滤波，并将滤波后的第二频率差输出至所述比例积分器以及所述快速锁定电路；

所述快速锁定电路用于当接收到所述第一频率差以及所述第二频率差时，根据所述第一频率差、所述第二频率差计算频率基准值，并将所述频率基准值输出至所述加法器；

所述快速锁定电路还用于确定所述比例积分器的使能控制信号，将所述使能控制信号输出至所述比例积分器；其中，当计算得到所述频率基准值时，所述使能控制信号标识使能状态；

所述比例积分器用于当接收到所述使能控制信号时，对所述第二频率差进行比例积分运算，并将运算结果输出至所述加法器；

所述加法器用于当接收到所述运算结果以及所述频率基准值时，根据所述运算结果以及所述频率基准值进行加法运算得到数控振荡器控制字，并将所述数控振荡器控制字输出至所述数控振荡器；

所述数控振荡器用于当接收到所述数控振荡器控制字时，将所述数控振荡器控制字对应的第一时钟反馈输出至所述鉴频器；

其中，所述第一时钟用于所述鉴频器根据所述第一时钟以及所述频率控制字重新计算所述第一频率差；当重新计算的所述第一频率差小于或等于预设阈值时，所述第一时钟对应的数控振荡器控制字为目标数控振荡器控制字，所述快速锁定电路锁定所述目标数控振荡器控制字对应的目标频率基准值。

2.根据权利要求1所述的全数字锁相环，其特征在于，所述快速锁定电路包括初始化模块、迭代计算模块、误差校正模块以及控制模块；所述迭代计算模块连接所述初始化模块以及所述误差校正模块，所述控制模块分别连接所述初始化模块、所述迭代计算模块以及所述误差校正模块；

所述初始化模块还连接所述鉴频器，所述迭代计算模块以及所述误差校正模块还连接所述数字滤波器，所述控制模块还连接所述数字滤波器、所述比例积分器以及所述加法器；

所述初始化模块用于当接收到所述鉴频器输入的所述第一频率差时，根据所述第一频率差计算迭代初始值，并将所述迭代初始值输出至所述迭代计算模块以及所述控制模块；

所述迭代计算模块用于当接收到所述迭代初始值、所述第二频率差时，根据所述迭代初始值、所述第二频率差进行迭代运算计算初始频率基准值，并将所述初始频率基准值输出至所述误差校正模块；

所述误差校正模块用于当接收到所述迭代计算模块输入的所述初始频率基准值，以及所述数字滤波器输入的所述第二频率差时，根据所述第二频率差对所述初始频率基准值进行校正得到所述频率基准值；

所述控制模块用于当接收到所述迭代初始值或所述初始频率基准值时，向所述数字滤波器输出确定的所述滤波系数；以及用于向所述比例积分器输出所述使能控制信号以及向所述加法器输出所述频率基准值，其中，当接收到所述频率基准值时，所述使能控制信号标识使能状态。

3.根据权利要求2所述的全数字锁相环，其特征在于，所述控制模块用于当所述初始化模块输入所述迭代初始值时，将所述滤波系数设置为第一滤波系数；当所述迭代计算模块输入所述初始频率基准值时，将所述滤波系数设置为第二滤波系数；其中，所述第一滤波系数对应的滤波器带宽大于所述第二滤波系数对应的滤波器带宽。

4.根据权利要求3所述的全数字锁相环，其特征在于，所述数字滤波器具体用于根据所述控制模块输入的所述第一滤波系数或第二滤波系数对所述第一频率差进行滤波得到第二频率差。