[发明专利]一种全数字锁相环及其锁相方法

说明书

本发明公开了一种全数字锁相环及其锁相方法。该方法包括：根据输入的频率控制字以及参考时钟计算第一频率差；根据滤波系数对第一频率差进行滤波得到第二频率差；根据第一频率差、第二频率差计算频率基准值；以及确定比例积分器的使能控制信号；根据使能控制信号对第二频率差进行比例积分运算，并根据运算结果以及频率基准值进行加法运算得到数控振荡器控制字；根据数控振荡器控制字输出数控振荡器控制字对应的第一时钟；第一时钟用于全数字锁相环根据第一时钟以及频率控制字重新计算第一频率差；当重新计算的第一频率差小于或等于预设阈值时，锁定第一时钟。通过上述方式，能够有效加快锁相速度以及简化锁相计算过程。

技术领域

本发明属于电子技术领域，尤其涉及一种全数字锁相环及其锁相方法。

背景技术

锁相环是一种能使输出信号在频率和相位上与输入信号同步的电路，即系统进入锁定状态后，输出信号与输入信号之间相差为零，或者保持为常数。

全数字锁相环ADPLL(All Digital Phase-Locked Loop)，就是环路部件全部数字化，采用数字鉴相器、数字环路滤波器、数控振荡器构成锁相环路，并且系统中的信号全是数字信号。由于某些应用要求全数字锁相环有一个非常短的锁定时间，因此需要有效加速全数字锁相环的锁定速度。

现有技术中，一种加速全数字锁相环的锁定速度的方法是使用大的环路带宽来加速锁定，但是这种方法减少的锁定时间有限；另一种加速全数字锁相环的锁定速度的方法是通过公式拟合的方法来直接计算目标频率所需要的数控振荡器的控制字，但是计算方法复杂，不合适用在成本和功耗敏感的领域。

综上所述，现有技术中的加速全数字锁相环的锁定速度的方法存在以下缺点：能够减少的锁定时间有限，无法适用于对锁相时间的要求高的场景；目标频率所需要的数控振荡器的控制字的计算太复杂。

发明内容

本发明提供一种全数字锁相环及其锁相方法，能够有效加快锁相速度以及简化锁相计算过程。

为解决上述问题，本发明第一方面提供一种全数字锁相环，所述全数字锁相环包括：

依次串联的鉴频器、数字滤波器、比例积分器、加法器和数控振荡器，以及分别与所述鉴频器、所述数字滤波器、所述比例积分器、所述加法器连接的快速锁定电路，所述数控振荡器的输出端还反馈连接所述鉴频器；

所述鉴频器用于根据输入的频率控制字以及参考时钟计算第一频率差，并将所述第一频率差输出至所述数字滤波器以及所述快速锁定电路；

所述数字滤波器用于当接收到所述第一频率差以及所述快速锁定电路输入的滤波系数时，根据所述滤波系数对所述第一频率差进行滤波，并将滤波后的第二频率差输出至所述比例积分器以及所述快速锁定电路；

所述快速锁定电路用于当接收到所述第一频率差以及所述第二频率差时，根据所述第一频率差、所述第二频率差计算频率基准值，并将所述频率基准值输出至所述加法器；以及用于确定所述比例积分器的使能控制信号，将所述使能控制信号输出至所述比例积分器；其中，当计算得到所述频率基准值时，所述使能信号标识使能状态；

所述比例积分器用于当接收到所述使能控制信号时，对所述第二频率差进行比例积分运算，并将运算结果输出至所述加法器；

所述加法器用于当接收到所述运算结果以及所述频率基准值时，根据所述运算结果以及所述频率基准值进行加法运算得到数控振荡器控制字，并将所述数控振荡器控制字输出至所述数控振荡器；

所述数控振荡器用于当接收到所述数控振荡器控制字时，将所述数控振荡器控制字对应的第一时钟反馈输出至所述鉴频器；

其中，所述第一时钟用于所述鉴频器根据所述第一时钟以及所述频率控制字重新计算所述第一频率差；当重新计算的所述第一频率差小于或等于预设阈值时，所述全数字锁相环完成锁定。